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Architectural Design Issues in a Clockless 32 Bit Processor Using an Asynchronous HDL
오명훈,김영우,곽상훈,신치훈,김성남 한국전자통신연구원 2013 ETRI Journal Vol.35 No.3
As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a largescale asynchronous circuit, we design a fully clockless 32-bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13-μm CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 μW/MHz and is comparable to that of a synchronous counterpart.
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오명훈,김민철,위당문,O, Myeong-Hun,Kim, Min-Cheol,Wi, Dang-Mun Materials Research Society of Korea 1995 한국재료학회지 Vol.5 No.2
The effects of Mo additions on the microstructure and the room temperature deformation behavior of polysynthetically twinned (PST) crystals of TiAl were studied in order to get a basic conception for alloying additions on the two-phase TiAl compounds with the lamellar structure. It was found that the Mo additions in TiAl PST crystals increase both the yield stress and tensile elongation to fracture but the increase in yield stress deppend on the angle $\Phi$at which the lamellar boundaries lie from the loading axis. The large difference in yield stress between specimens deformed parallel($\Phi = 0^\circ$)or perpendicular($\Phi = 90^\circ$) to the loading axis and those deformed in intermediate orientations could be plained by the difference in Mo content between the TiAl and the $$Ti_{3}Al$ phases. It was also found that the Mo-doped specimens with intermediate orientation fail by cracking zigzag across to the lamellar boundaris, which is the same fracture mode as that of binary specimens with intermediate orientations tested in vacuum This suggests that Mo atoms are thought to play a role to reduce the environmental embrittlement of binary PST crystals, resulting in increasing the tensile ductility.
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클라우드 데스크탑 서비스를 위한 가상 데스크탑 인프라스트럭처 기술의 개요 및 동향
오명훈,김대원,김성운 한국통신학회 2011 정보와 통신 Vol.28 No.10
본고에서는 클라우드 데스크탑 서비스의 개요와 이 서비스를 구현하기 위해 필요한 가상 데스크탑 인프라스트럭쳐(VDI:Virtual Desktop Infrastructure) 기술의 동향을 살펴보고, 유사점과 차이점을 분석한다.
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Asynchronous 2-Phase Protocol Based on Ternary Encoding for On-Chip Interconnect
오명훈,김성운 한국전자통신연구원 2011 ETRI Journal Vol.33 No.5
Level-encoded dual-rail (LEDR) has been widely used in on-chip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 um CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.
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오명훈,이강찬,김성운,김학영,최완,Oh, M.H.,Lee, K.C.,Kim, S.W.,Kim, H.Y.,Choi, W. 한국전자통신연구원 2014 전자통신동향분석 Vol.29 No.4
클라우드 컴퓨팅은 확장 가능한 물리적/가상 공유 자원에 주문형(on-demand) 형태로 네트워크 접근을 가능케하는 컴퓨팅 패러다임을 의미하며, 사용자가 애플리케이션, 플랫폼, 자원을 네트워크를 통해 공급자로부터 지원받는 IT 서비스 형태로 진화해 왔다. 이에 따라, 클라우드 컴퓨팅기술의 발전과 함께 관련 시장이 급속도로 성장하고 있으며, 관련 표준화도 국내외적으로 이슈화되고 있다. 본고에서는 ITU-T와 ISO/IEC JTC 1을 중심으로 한 국제 공적 표준기구와 여러 사실화 표준기구의 최근 클라우드 컴퓨팅 표준화 동향을 조사한다. 또한, 국제 표준화에 대응하는 국내 표준화 활동현황도 요약하여 분석한다.
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비동기식 프로세서 설계 기법을 통한 저전압 동작 특성 분석과 전자기파 방사량 측정 분석
오명훈,김학영,이정근 한국정보기술학회 2014 한국정보기술학회논문지 Vol. No.
In an asynchronous circuitry, the current consumption is distributed over time and, hence, its corresponding emission of electro-magnetic interference (EMI) can be reduced. Moreover, an asynchronous circuitry can guarantee the functionality at lower operating voltage than nominal supply voltage due to the absence of a global clock signal. To evaluate such characteristics of low-voltage operations and EMI emission in asynchronous circuits, we implemented synchronous and asynchronous MIPS processor cores on a commercial FPGA and measured EMI emission and performance of both versions. EMI emission peaks were observed at every harmonic frequency bands of 50MHz clock frequency and the maximum emission peak of the asynchronous MIPS (62.08dBμV) is lower than the synchronous one (67.25dBμV). It is also observed that the asynchronous MIPS is superior to the synchronous counterpart in terms of reliability in the experiment using lower operating voltage (3.2V) than nominal voltage (5.V). 비동기식 회로는 발생 전류가 분산되어 피크 전류가 감소되어 상대적으로 낮은 전자기파를 방출하며, 저전압 환경에서도 올바른 동작을 수행하는 장점을 갖고 있다. 본 논문에서는 이러한 특성을 실측하기 위해, MIPS에 기반을 둔 동일한 명령어 셋을 갖는 비동기식, 동기식 프로세서를 설계하여 FPGA에서 구현한 후, EMI 방출 및 저전압에서의 동작을 실험하였다. 실험 결과, 클록 주파수인 50MHz의 하모닉 주파수 대역에서 방출 피크가 관찰되었으며, 최대 방출 피크치는 동기식 (67.25dBμV)에 비해 비동기식 (62.08dBμV)이 더 낮았다. 특히 600MHz 이상의 고주파 대역에서 비동기식의 방출 피크치가 현저히 감소하였다. 또한, FPGA의 동작 전압인 5V보다 낮은 3.2V 이하에서 동기식 MIPS의 급격한 성능 감소를 보였고, 반면 비동기식 MIPS는 2.6V까지 원래 성능의 50%를 유지하였다.
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전역적 비동기 지역적 동기 시스템을 위한 고성능 비동기식 접속장치
오명훈,박석재,최호용,이동익 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.5
GALS(Globally-Asynchronous Locally-Synchronous) 시스템은 대규모의 칩 설계 시에 설계의 용이성과 신뢰성을 확보할 수 있는 구조로 주목 받고 있다. 본 논문에서는 GALS 시스템에 필수적인 비동기 접속장치를 제안한다. 접속 장치는 크게 센더 모듈과 리시버 모듈로 구성되어 있으며, 센더 모듈에서는 부분적으로 내부 클록과는 무관하게 데이터 전송이 가능하다. 0.25um 공정의 게이트 레벨 표준 셀 라이브러리를 사용하여 설계하였고, 성능 향상 정도를 시뮬레이션을 통하여 예측할 수 있었다. 마지막으로, 접속장치를 장착한 GALS 구조의 예제 회로를 설계하여 올바르게 동작함을 확인하였다. Globally-Asynchronous Locally-Synchronous (GALS) systems are worthy of notice as an adequate architecture for a large scaled chip design with guaranteeing easy designs and functional confidence. In this paper, we suggest an advanced structure of the interface unit which is indispensable for GALS systems by using stoppable clocks. The proposed interface unit is composed of a sender module and a receiver module. The sender module can carry out data transmission partially without the relation to an internal clock. We have designed it with 0.25${\mu}{\textrm}{m}$ standard cell library at the gate level and simulated its operation to show performance improvement. Finally, we constructed all example circuit with the interface unit and proved the correct operation of it.
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멀티미디어 확장 프로세서의 명령어 집합 구조에 관한 연구
오명훈,이동익,박성모,O, Myeong-Hun,Lee, Dong-Ik,Park, Seong-Mo 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.6
최근의 멀티미디어의 발달에 따라 범용 프로세서에서 멀티미디어 데이터를 효과적으로 처리하려는 연구가 계속되고 있다. 본 논문에서는 범용 프로세서 안에서 멀티미디어 데이터를 효율적으로 처리할 수 있는 명령어들과 그 프로세서의 구조를 제안하고 이를 HDL(Hardware Description Language)로 행위 레벨에서 기술하고 시뮬레이션 하였다. 제안된 멀티미디어 명령어는 특성에 따라 7개의 그룹에 총 48개의 명령어로 구성되며 64비트 데이터 안에서 각각 8비트의 8바이트, 16비트의 4하프워드, 32비트의 2워드의 subword 데이터들을 병렬 처리한다. 모델링된 프로세서는 오픈 아키텍처(Open Architecture)인 SPARC V.9의 정수연산장치에 기반을 두었으며 하바드 구조를 지닌 5단 파이프라인 RISC 형태이다. As multimedia technology has rapidly grown recently, many researches to process multimedia data efficiently using general-purpose processors have been studied. In this paper, we proposed multimedia instructions which can process multimedia data effectively, and suggested a processor architecture for those instructions. The processor was described with Verilog-HDL in the behavioral level and simulated with CADENCE$^{TM}$ tool. Proposed multimedia instructions are total 48 instructions which can be classified into 7 groups. Multimedia data have 64-bit format and are processed as parallel subwords of 8-bit 8 bytes, 16-bit 4 half words or 32-bit 2 words. Modeled processor is developed based on the Integer Unit of SPARC V.9. It has five-stage pipeline RISC architecture with Harvard principle.e.
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