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- 저자 : 김구성(Gu-Sung Kim) (검색결과 5 건)
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3D Interconnection을 위한 실리콘 관통 전극 내부의 절연막 증착 공정과 그 막의 특성에 관한 연구
서상운,김구성,Seo, Sang-Woon,Kim, Gu-Sung 한국마이크로전자및패키징학회 2008 마이크로전자 및 패키징학회지 Vol.15 No.3
높은 종횡비를 갖는 비아 및 트렌치 상에 절연 막으로서 $SiO_2$를 증착하고 증착 특성 및 막의 특성을 연구하였다. 실리콘 관통 전극에서 절연 막은 전극의 벽면과 그 내부에 충진 된 물질간의 상호 확산 감소와 물질 간 접착, 전기적 절연, 디바이스로의 전기적 누수 차단 등의 역할을 해야 한다. 따라서 이러한 특성을 확인하기 위해 3종의 화학 기상 증착법인 PECVD, PETEOS, ALD을 선정하고 절연 막 증착 후 특성평가를 진행 하였다. 특성평가 항목 중 step coverage는 PECVD : <30%, PETEOS : 45%, ALD : 75%, 표면 거칠기는 PECVD : 27.8 nm, PETEOS : 2.1 nm, ALD : <2.0 nm으로 측정되어 막질의 특성은 ALD가 가장 우수하게 평가 되었으나, 실제 기술의 적용에서 가장 중요한 요소인 증착률에서 ALD는 $18\;\AA/1cycle$로서 $10\;\AA/min$ 이라는 대략적 시간이 소요되어 $5000\;\AA/min$의 증착률을 보인 PETEOS에 비해 매우 낮은 수준으로 최소 $1000\;\AA$ 이상의 두께가 요구되는 절연 막의 적용에는 어려움이 있고, 따라서 PETEOS가 본 연구에서 최적의 recipe라 평가되었다. This investigation was performed in order to study the properties of deposition and layers by Silicon Dioxide, SiO2, as dielectric onto Via and Trench which have high Aspect Ratio (AR). Thus, in order to confirm these properties, three types of CVD, which were PECVD, PETEOS, and ALD, were selected. On the experiment each of the property sections was estimated that step overage of PECVD: <30%, PETEOS: 45%, ALD: 75% and the RSM of PECVD: 27.8 nm, PETEOS: 2.1 nm, ALD: <2.0 nm. As a result of this experiment for the property of electric film, ALD was valuated to be the most favorable outcome. However, ALD was valuated to have the least quality for the deposition rate. ALD deposition rate, $10\;\AA/min$ by $1\;\AA$/1cycle, was prominently lower than PETEOS, which had the deposition rate of $5000\;\AA$/min. Since electric film requires at least $1000\;\AA$ thicknesses, ALD was not suitable for the deposition rate. which is the most important component in a practical use. Therefore, in this particular study, PETEOS was evaluated to be the most suitable recipe.
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Laser TSV 공정에 있어서 Via 세정에 관한 연구
서원,박재현,이지영,조민교,김구성,Seo, Won,Park, Jae-Hyun,Lee, Ji-Young,Cho, Min-Kyo,Kim, Gu-Sung 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.1
레이저를 이용 실리콘 관통형 접속기술인 TSV(Through-Silicon-Via)를 형성할 경우 Debris(파편물) 및 Particle이 발생되므로 이를 제거하기 위한 세정공정을 연구하였다. 계면활성제를 이용한 화학적 세정과 Brush를 이용한 물리적 세정을 검토하기 위하여 세정기를 제작하고 8인치 CMOS Image Sensor wafer에 직경 $30{\mu}m$, 깊이 $100{\mu}m$를 갖는 Via를 제작하여 두 가지의 세정방법을 연구하였다. 세정액은 DI Water와 계면활성제의 혼합비 2:1에서 Debris 범위가 $73{\mu}m^2$로 희석비가 낮을수록 세정력이 우수하였다. 레이저의 주파수와 속도변위에 따른 가공 조건 변화에는 Debris 분포차가 5% 미만으로 세정력에는 영향이 없었다. Brush를 이용하여 Debris를 제거하는 실험에서 Strip $1000{\sim}3000rpm$, Rinse $50{\sim}3000rpm$, Brush $200{\sim}300rpm$ 으로 증가시켜 세정하였을 때 Crack이나 손상 없이 Debris의 분포가 감소하였다. 따라서 화학적 세정과 물리적 세정으로 Debris를 제거할 수 있다. By Laser Through-Silicon-Via process, debris and particles occur when you are forming. Therefore the research of TSV cleaning become important to remove those particles and debris. Both chemical cleaning method that uses a surfactant and physical cleaning method that uses a brush were studied with the via of $30{\mu}m$ diameter and $100{\mu}m$ depth on the 8 inch CMOS Image Sensor wafer. On the DI water and a surfactant in mixture ratio of 2:1, debris show $73{\mu}m^2$ per $0.054mm^2$. Cleaning is superior by lower mixture ratio of DI water and surfactant. In addition, It is less than 5% of debris distribution in the laser condition changed by Laser's frequency and its speed and cleaning had no effect. In the physical cleaning, there are no crack and damage when the system condition is set by $1000{\sim}3000rpm$ strip, $50{\sim}3000rpm$ rinsing, and $200{\sim}300rpm$ brushing Therefore, debris and particles can be removed by enforced chemical method and physical method.
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Sand Blast를 이용한 Glass Wafer 절단 가공 최적화
서원,구영보,고재용,김구성,Seo, Won,Koo, Young-Mo,Ko, Jae-Woong,Kim, Gu-Sung 한국세라믹학회 2009 한국세라믹학회지 Vol.46 No.1
A Sand blasting technology has been used to address via and trench processing of glass wafer of optic semiconductor packaging. Manufactured sand blast that is controlled by blast nozzle and servomotor so that 8" wafer processing may be available. 10mm sq test device manufactured by Dry Film Resist (DFR) pattern process on 8" glass wafer of $500{\mu}m's$ thickness. Based on particle pressure and the wafer transfer speed, etch rate, mask erosion, and vertical trench slope have been analyzed. Perfect 500 um tooling has been performed at 0.3 MPa pressure and 100 rpm wafer speed. It is particle pressure that influence in processing depth and the transfer speed did not influence.
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폴리머를 이용한 CIS(CMOS Image Sensor) 디바이스용 웨이퍼 레벨 접합의 warpage와 신뢰성
박재현,구영모,김은경,김구성,Park, Jae-Hyun,Koo, Young-Mo,Kim, Eun-Kyung,Kim, Gu-Sung 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.1
본 논문에서는 웨이퍼 레벨 기술을 이용한 CIS용 폴리머 접합 기술을 연구하고 접합 후의 warpage 분석과 개별 패키지의 신뢰성 테스트를 수행하였다. 균일한 접합 높이를 유지하기 위하여 glass 웨이퍼 상에 dam을 형성하고 접합용 폴리머 층을 patterning하여 Si과 glass 웨이퍼의 접합 테스트를 수행하였다. Si 웨이퍼의 접합온도, 접합 압력 그리고 접합 층이 낮을수록 warpage 결과가 감소하였으며 접합시간과 승온 시간이 짧을수록 warpage 결과가 증가하는 것을 확인하였다. 접합 된 웨이퍼를 dicing 하여 각 개별 칩 단위로 TC, HTC, Humidity soak의 신뢰성 테스트를 수행하였으며 warpage 결과가 패키지의 신뢰성 결과에 미치는 영향은 미비한 것으로 확인되었다. In this paper, the polymer adhesive bonding technology using wafer-level technology was investigated and warpage results were analyzed. Si and glass wafer was bonded after adhesive polymer layer and dam pattern for uniform state was patterned on glass wafer. In this study, warpage result decreased as the low of bonding temperature of Si wafer, bonding pressure and height of adhesive bonding layer. The availability of adhesive polymer bonding was confirmed by TC, HTC, Humidity soak test after dicing. The result is that defect has not found without reference to warpage.
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박정래(Jung-Rae Park),정청하(Cheong-Ha Jung),김구성(Gu-Sung Kim) 한국마이크로전자및패키징학회 2021 마이크로전자 및 패키징학회지 Vol.28 No.4
본 연구에서는 실험 설계법을 통해 인터포저에서 Through Silicon Via (TSV) 및 Redistributed Layer (RDL)의 구조적 변형에 따른 삽입 손실 특성 변화를 확인하였다. 이때 3-요인으로 TSV depth, TSV diameter, RDL width를 선정하여, 구조적 변형을 일으켰을 때 400 MHz~20 GHz에서의 삽입 손실을 EM (Electromagnetic) tool Ansys HFSS(High Frequency Simulation Software)를 통해 확인하였다. 반응 표면법을 고려하였다. 그 결과 주파수가 높아질수록 RDL width의 영향이 감소하고 TSV depth와 TSV diameter의 영향이 증가하는 것을 확인했다. 또한 분석 범위 내에서 RDL width를 증가시키면서 TSV depth를 감소시키고 TSV diameter를 약 10.7 ㎛ 고정하는 것이 삽입 손실을 가장 최적화 시키는 결과가 관찰되었다. In this study, Insertion loss according to the structural variant of interposer to Through Silicon Via (TSV) and Redistributed Layer (RDL) was studied through design of experiment. 3-Factors was considered as a variant, TSV depth, TSV diameter, RDL width with factor arrangement method and the response surface method from 400 MHz to 20 GHz. As a result, it was confirmed that as the frequency increased, the effect of RDL width was decreased and the effect of TSV depth and TSV diameter was increased. Also within the analysis range, to increasing RDL width, decreasing TSV depth, and fixing TSV diameter about 10.7 ㎛ was observed optimal result of Insertion loss
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