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유한 필드 GF(2<sup>m</sup>)상의 비트-패러럴 시스톨릭 나눗셈기
김창훈,김종진,안병규,홍춘표 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2
본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다. This paper presents a high-speed bit-parallel systolic divider for computing modular division A($\chi$)/B($\chi$) mod G($\chi$) in finite fields GF$(2^m)$. The presented divider is based on the binary GCD algorithm and verified through FPGA implementation. The proposed architecture produces division results at a rate of one every 1 clock cycles after an initial delay of 5m-2. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. In addition, since the proposed architecture does not restrict the choice of irreducible polynomials and has regularity and modularity, it provides a high flexibility and Scalability with respect to the field size m. Therefore, the proposed divider is well suited to VLSI implementation.
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유한 필드 GF(2<sup>m</sup>)상에서의 LSB 우선 디지트 시리얼 곱셈기 구현
김창훈,홍춘표,우종정,Kim, Chang-Hun,Hong, Chun-Pyo,U, Jong-Jeong 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3
본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다. In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication $A({\times})B$mod G ({\times})in finite fields GF $(2^m)$. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.
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유한 필드 GF(2m)상의 비트-패러럴 시스톨릭 나눗셈기
김창훈 ( Kim Chang Hun ),김종진 ( Kim Jong Jin ),안병규 ( An Byeong Gyu ),홍춘표 ( Hong Chun Pyo ) 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2
This paper presents a high-speed bit-parallel systolic divider for computing modular division A(x)/B(x) mod G(x) in finite fields GF(2m). The presented divider is based on the binary GCD algorithm and 5m-2. through FPGA implementation. The proposed architecture produces division results at a rate of one every 1 clock cycles after an initial delay of 5m-2. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. In addition,since the proposed architecture does not restrict the choice of irreducible polynomials and has regularity and modularity,it provides a high flexibility and scalability with respect to the field size m. Therefore,the proposed divider is well suited to VLSI implementation.
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유한 필드 GF ( 2m ) 상에서의 LSB 우선 디지트 시리얼 곱셈기 구현
김창훈(Chang Hoon Kim),홍춘표(Chun Pyo Hong),우종정(Jong Jung Woo) 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3
In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication A(x)B(x) mod G(x) in finite fields GF(2^m). If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.
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