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장형욱,이재진,변경진,엄낙웅,정상배,Jang, HyeongUk,Lee, Jae-Jin,Byun, Kyungjun,Eum, Nakwoong,Jeong, Sangbae 한국스마트미디어학회 2014 스마트미디어저널 Vol.3 No.4
버츄얼 플랫폼은 SoC를 구성하는 프로세서 코어 및 주변장치들을 소프트웨어로 모델링한 것으로, 현재 국내외 대기업에서는 버츄얼 플랫폼을 활용한 Top-Down 설계 플로우를 기반으로 최적 SW+SoC 융합시스템 구조 설계 및 IP 재활용을 통해 개발한 다양한 플랫폼을 제품 개발에 활용하고 있다. 본 논문에서는 오픈 IP인 OpenRISC 프로세서 코어 기반의 버츄얼 플랫폼을 제안한다. 제안된 버츄얼 플랫폼은 타겟 코드를 호스트 코드로 변환하여 수행하는 코드 변환 기법을 사용하여 약 20 MIPS 급의 고속 에뮬레이션을 지원한다. A virtual platform models a processor core and the peripheral devices constituting the SoC in software. Major companies utilize a variety of platforms for product development with optimal SW+SoC integrated system architecture design and IP reuse based Top-Down design flow using a virtual platform. In this paper, we propose a virtual platform based on OpenRISC, an open source RISC based core. The proposed virtual platform supports high speed emulation of approximately 20 MIPS using DBT (Dynamic Binary Translation).
하드웨어 복잡도를 줄이기 위한 RDO내 DCT 공유구조의 HEVC 화면내 예측부호화기
이석호,장준영,변경진,엄낙웅,Lee, Sukho,Jang, Juneyoung,Byun, Kyungjun,Eum, Nakwoong 한국스마트미디어학회 2014 스마트미디어저널 Vol.3 No.4
HEVC 차세대 비디오 압축 표준은 ITU-TSG16 WP와 ISO/IEC JTC1/SC29, WG 11 두 단체 공동으로 2013년 표준화가 완료되었으며 기존 H.264 하이프로파일과 비교하여 압축효율은 두배 정도이다. HEVC에서 화면내 예측 (intra prediction) 모드는 planar와 DC 모드를 포함한 35개의 방향성 모드가 있으나 모든 모드를 적용한 부호화기를 구현하기 위해서는 하드웨어 복잡도가 증가하며 각 코딩유닛(coding unit) 사이즈에 따라 정확한 모드예측을 위한 RDO (rate distortion optimization) 계산에 필요한 DCT 사이즈도 증가하였기 때문에 본 논문에서는 하드웨어 사이즈를 줄이기 위하여 양자화를 위한 DCT와 SSE 계산을 위한 RDO 블럭내 DCT를 공유하는 화면내 예측부호기를 제안한다. 성능은 HEVC 참조소프트웨어인 HM-13.0과 비교하여 BD-rate는 평균 20% 증가하며 부호화시간은 4배 이상 단축되어 300MHz에서 FHD ($1920{\times}1080p$) 영상의 초당 60 프레임 실시간 부호화가 가능하다. HEVC is the latest joint video coding standard with ITU-T SG16 WP and ISO/IEC JTC1/SC29/WG11. Its coding efficiency is about two times compared to H.264 high profile. Intra prediction has 35 directional modes including dc and planer. However an accurate mode decision on lots of modes with SSE is too costly to implement it with hardware. The key idea of this paper is a DCT shared architecture to reduce the complexity of HEVC intra encoder. It is to use same DCT block to quantize as well as to calculate SSE in RDO. The proposed intra encoder uses two step mode decision to lighten complexity with simplified RDO blocks and shares the transform resources. Its BD-rate increase is negligible at 20% on hardware aspect and the operating clock frequency is 300MHz@60fps on FHD ($1920{\times}1080$) image.