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곽계달,김경복 한국센서학회 2000 센서학회지 Vol.9 No.4
For the improvement of frequency characteristics of FBG(Fiber Bragg Grating) hydrophone sensor, we can detected the frequency ranging to 1.4KHz and acoustic directivity by the development of newly designed diaohragm and united tvoe of FBG.
FBG(Fiber Bragg Grating) Hydrophone 에서 Passive Band-Pass Filter 를 사용한 다중점 신호 검출에 관한 연구
곽계달,김경복 한국센서학회 2000 센서학회지 Vol.9 No.4
To set up the arrays system of FBG(Fiber Bragg Grating) Hydrophone sensor and realize the multi-point signal detection for the wide scope underwater, using WDM(Wavelength Division Multiplexing) method and Passive band-pass filter system, underwater acoustic signal detection of the newly designed two FBG Transducers is successfully experimented. As a result of the experiment, it was possible each signal with different frequent signals is detected for the multi-point up to 1.3KHz in underwater. We can, therefore, prove the possibility on the system design of Hydrophone sensor arrays, using the newly made FBG Transducers.
전영역에서 선형 전류 관계를 갖는 일정 트랜스컨덕턴스 연산 증폭기의 설계
장일권,곽계달,박장우,Jang, Il-Gwon,Gwak, Gye-Dal,Park, Jang-U 대한전자공학회 2000 電子工學會論文誌-SC (System and control) Vol.37 No.2
본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다. The principle and design of two-stage CMOS operational amplifier with rail-to-rail input and class-AB output stage is presented. The rail-to-rail input stage shows almost constant transconductance independent of the common mode input voltage range in global transistor operation region. This new technique does not make use of accurate current-voltage relationship of MOS transistors. Hence it was achieved by using simple linear relationship of currents. The simulated transconductance variation using SPICE is less the 4.3%. The proposed global two-stage opamp can operate both in strong inversion and in weak inversion. Class AB output stage proposed also has a full output voltage swing and a well-defined quiescent current that does not depend on power supply voltage. Since feedback class- AB control is used, it is expected that this output stage can be operating in extremely low voltage. The variation of DC-gain and unity-gain frequency is each 4.2% and 12%, respectively.
500MS/s 6-비트 CMOS 2 단 폴딩 AD 변환기
이돈섭,곽계달 대한전자공학회 2004 電子工學會論文誌 IE (Industry electronics) Vol.41 No.04
In this research, a 6-bit CMOS 2 stage folding AD converter is designed, which is useful as an embedded circuit for HDD or LAN application. A 2 stage folding structure is used to reduce the power consumption and the chip size of the folding AD converter. A transistor differential pair is applied as the second folding circuit. With the proposed folding AD converter, the number of comparators can be drastically reduced. As a result, big advantages can be taken regarding the power consumption, chip size, and operating speed. The folding amplifier output the fully differential signals for input voltage. As for the design technology, a 0.25μm double-poly 2 metal n-well CMOS process is applied. The power consumption is 32mW with voltage of 2.5V. The simulation results measured show INL and DNL of ±0.1LSB, and SNDR of 42dB with 10MHz input signal, the source voltage of 2.5V, and the sampling frequency of 500MHz. 본 논문에서는 HDD나 LAN 등에 응용하기 위한 VLSI의 내장회로로 사용하기에 적합한 CMOS 6-비트 2 단 폴딩 AD 변환기를 설계하였다. AD 변환기의 소비전력과 칩 면적을 줄이기 위하여 폴딩이 2 번 반복되는 2 단 구조를 사용하였다. 두 번째 단에 사용하는 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 제안한 트랜지스터 차동쌍을 이용한 폴딩 AD 변환기는 디지털 출력을 얻기 위한 전압비교기의 개수를 현저히 줄이고 인터폴레이팅을 위한 사다리 저항을 사용하지 않으므로 소비전력과 칩 면적이 작아 내장회로의 응용에 많은 장점을 제공한다. 또한 폴딩 증폭기는 입력전압의 전 범위에서 완전 차동신호를 출력하도록 설계하여 비선형 동작특성이 현저히 개선된다. 제조 공정 기술은 0.25μm double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 32mW의 전력을 소비하였으며 INL과 DNL은 각각 ±0.1LSB, SNDR은 10MHz 입력신호에서 42dB로 측정되었다.