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트랜스리니어 셀을 이용한 CMOS 트랜스컨덕터와 그것의 응용
정원섭,정진웅 청주대학교 산업과학연구소 2008 産業科學硏究 Vol.25 No.2
트랜스리니어 셀을 이용한 새로운 트랜스컨덕터와 그것의 일립틱(Elliptic) 필터에의 응용을 제안하였다. 트랜스컨덕터는 전압 폴로워(VF), 저항기, 그리고 전류 폴로워(CF)로 구성되어 있다. 필터는 저항기, 커패시터, 그리고 완전 차동형 트랜스컨덕터로 실현된 시뮬레이티드 플로팅 인덕터로 구성되어 있다. 시뮬레이션 결과들은 제안된 트랜스컨덕터는 200 MHz의 3-dB 주파수를 갖고, 필터는 ±3 V의 공급전원에서 22 MHz의 리플 대역폭, 0.36 dB의 통과-대역 리플, 그리고 26 MHz의 차단 주파수를 갖는다는 것을 보여준다. 필터의 전력소모는 19.2 mW이다.
SSD 내장형 경량화 된 정규표현식 매칭 가속기 구조의 설계
정원섭,노원우 대한전자공학회 2019 전자공학회논문지 Vol.56 No.9
This paper presents a lightweight regular expression (regexp) matching accelerator architecture for embedding in a solid state drive (SSD). In-storage processing (ISP) is a technique to offload data-centric applications to the storage device for high data processing performance. Adopting the ISP technique for regexp matching can improve matching performance. However, achieving high regexp matching performance using the embedded CPU in an SSD is challenging. Also, embedding previously proposed finite state machine (FSM) based regexp matching accelerators can induce hardware cost problem since the accelerators leverage on-chip memory intensively to store the state transition information of FSM. We propose a regexp accelerator architecture that employs simple hardware pattern matching modules and attains matching performance which corresponds to internal data transfer bandwidth of an SSD. Moreover, we propose a technique to reduce on-chip memory overhead by sharing the memory between the matching modules. We implement our accelerator architecture using computer system architecture simulator and evaluate the matching performance improvement of the accelerator. The results show that the accelerator achieves maximum 194% matching performance improvement compared to the conventional computer system. In addition, the accelerator requires 56.8% less on-chip memory area compared to the baseline matching module. 본 논문은 solid state drive (SSD)에 내장하기 위해 경량화 된 정규표현식 매칭 가속기 구조에 관한 연구이다. SSD에 내장된 연산 장치를 이용해 데이터를 처리하는 인-스토리지 프로세싱 (ISP) 기술은 대규모 데이터를 효과적으로 처리하기 위한 기술이며, 정규표현식 매칭은 ISP 기술을 적용해 높은 매칭 성능을 얻을 수 있다. 그러나 SSD 내부 임베디드 CPU를 사용한 정규표현식 매칭은 그 성능이 제한적이며, 기존에 제안된 finite state machine (FSM) 기반 정규표현식 매칭 가속기를 내장할 경우 FSM의 상태 전이 정보를 저장하기 위한 온-칩 메모리의 사용에 따른 하드웨어 비용증가 문제가 발생할 수 있다. 본 논문에서는 간단한 구조의 FSM 기반 패턴 매칭 하드웨어 모듈을 다수 사용해 SSD 내부 데이터 전송 대역폭에 준하는 정규표현식 매칭 성능을 얻는 가속기의 구조를 제안한다. 또한 가속기의 온-칩 메모리 사용량을 줄이기 위한 매칭 모듈 간에 온-칩 메모리를 공유하기 기술을 제안한다. 시뮬레이터를 사용한 실험 결과 제안하는 가속기를 사용한 정규표현식 매칭은 기존 컴퓨터 시스템 대비 최대 194%의 매칭 성능 향상을 얻을 수 있음을 확인하였으며, 제안하는 가속기가 필요로 하는 온-칩 메모리의 면적은 기존 가속기 대비 56.8% 작음을 확인하였다.
2세대 전류 컨베이어를 이용한 쌍안정 멀티바이브레이터설계 및 저항형 브리지 센서에의 응용
정원섭,박준민 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.2
A simple resistance deviation-to-time period converter is proposed for interfacing resistive half-bridge sensors. Itconsists of two 2nd generation current conveyors(CCⅡs). The proposed converter has simpler circuit configuration thanthe conventional converters using operational amplifiers or operational transconductance amplifiers(OTAs). The proposedconverter was simulated using CCⅡ implemented with AD844 IC chips. The simulation results show that the converterhas a conversion sensitivity of 0.01934 ms/Ω over a range of 100-500 Ω resistance deviations and a linearity error lessthan ±0.002%. 저항형 센서 브리지들을 인터페이싱 하기 위한 간단한 저항 편차-시간 주기 변환기를 제안한다. 제안된 변환기는 두 개의2세대 전류 컨베이어(current conveyor Ⅱ: CCⅡ)로 구성된다. 제안된 변환기는 연산 증폭기 또는 연산 트랜스컨덕턴스 증폭기(OTA)로 구성되는 기존의 변환기들보다 회로 구성이 간단하다는 장점을 가진다. 제안된 변환기를 AD844로 구현한 CCⅡ를 이용하여 PSPICE 시뮬레이션을 진행하였다. 실험 결과는, 변환기가 100~500 Ω의 저항 편차 범위에 걸쳐서 0.01934 ms/Ω의 변환 감도를 가지며 선형 오차는 ±0.002% 이내라는 것을 보여준다.