Continuous-time sigma-delta modulator with improved immunity to clock jitter

조준기 한양대학교 대학원 2012 국내박사

직장암환자의 초저위 전방절제술에서의 일시적 장루의 역할

서석인 울산대학교 대학원 2013 국내석사

Diverting stoma is known to reduce the consequences of distal anastomotic failure following colorectal surgery. The aim of this study was to evaluate the efficacy of diverting stoma after ultra low anterior resection for rectal cancer. Between 2000 and 2007, 836 patients that underwent ultra low anterior resection for rectal cancer were divided into two groups, depending on the faecal diversion: 246 received faecal diversion, and 590 had no diversion. Patient- and disease-related variables were compared between groups. Thirty-two patients from 836 (3.8%) had immediate anastomosis-related complications and required re-operation. Anastomosis leakage comprised 72% of the complications (23/32). The overall immediate complication rate was significantly lower in patients with diverting stoma (0.8%, 2/246) compared to those without diverting stoma (5.1%, 30/590; P = 0.005). Diverting stoma could not be reversed in only one patient during the follow-up period (range, 6?134 months; median, 54 months). Eight patients from 245 patients (3.3%) retained a permanent stoma after undergoing elective stoma reversal. The faecal diversion group had lower tumour location, lower anastomosis level, and more pre-operative chemo-radiation therapy, respectively (P < 0.001). In total, 12% of patients in the diverting stoma group had complications, either in making or reversing the stoma (30/246). Diverting stoma decreased the rate of immediate anastomosis-related complications. However, the rate of complications associated with diverting stoma was non-negligible and strict criteria should be applied when deciding whether to perform diverting stoma.

2.5-GHz 기준 전압 제거된 듀티 사이클 조절기

김동진 한양대학교 대학원 2020 국내석사

본 논문에서는 디스플레이용 칩인 TCON에 들어가는 Clock lane의 Duty Cycle Corrector을 설계하였다. Data rate이 높은 4K 8K 인터페이스에서 요구되는 Data rate은 5-Gbps 또는 10-Gbps로 동작하여야 한다. PAM-4 Driver의 Front-end 및 Serializer에 요구되는 클락을 만들기 위해 2.5-GHz 차동 클락(Differential Clock)으로 듀티 사이클 조절기를 설계하였다. 듀티사이클 조절기는 듀티 사이클 조절부와 듀티 사이클 검출부로 나누어진다. 듀티 사이클 조절부 구조는 인버터 타입으로 구성하였고, 코드에 따라 변화하게 되는 인버터 타입으로 32개의 켜고 꺼지는 방식으로 진행된다. 코드 하나당 3p로 증감하고 0.5% 듀티가 변하게 된다. 듀티 사이클 검출부 부분은 인버터 비교기로 설계하여 기준전압이 제거하여 설계하였습니다. 듀티 사이클 범위는 41.8%부터 58.2% 사이에서 듀티 50%을 얻게 된다. 듀티의 resolution은 1.3p error로 0.34%의 차이를 발생할 수 있다. 동작 주파수는 1.25-GHz부터 3-GHz에서 듀티 50%를 맞추게 된다. 65나노공정으로 제작되었고, 공급전압은 1V이고, 소모되는 전력은 약 32.5mW이다.

클럭 전달 링크를 위한 고속 유선 수신기

안근선 한양대학교 대학원 2017 국내박사

This thesis presents a wireline receiver for a high-speed clock-forwarded link such as High-definition multimedia interface (HDMI). In order to correctly recover for received data, the phases of the sampling clocks are aligned to the center of the input data eye by a clock and data recovery (CDR) circuit. In the CDR circuit, the sampling clock phases are rotated by a phase rotating phase locked loop (PLL). A three-tap decision feedback equalizer (DFE) compensates for the loss of cable together with a continuous-time linear equalizer (CTLE) to ensure sufficient eye opening for the CDR circuit to find the optimum sampling phase. The DFE coefficients are adaptively calculated based on the data and edge samples. Implemented in a 65-nm CMOS process, the receiver with three-lane for a high-speed clock-forwarded link occupies 0.78-mm2 including digital logic circuits such as digital loop filter (DLF) and DFE adaptation and consumes 288-mA from a 1.2-V supply. A 6-Gbps PRBS data with 23-dB cable loss at 3-GHz is applied as input source. A RMS jitter of the sampling clocks recovered by the CDR is improved from 4.1-ps to 2.6-ps by the DFE and a tolerance of the receiver to the jitter is measured with and without DFE. 이 논문은 HDMI 같이 고속으로 동작하는 클럭 전달 링크를 위한 수신기에 대한 논문이다. 수신된 데이터의 정확한 복원을 위해 클럭데이터복원 (CDR) 회로는 샘플링 클럭의 위상을 입력 데이터 eye의 중앙에 위치시킨다. CDR 회로에서, 샘플링 클럭의 위상은 위상 회전 방식의 위상동기루프 (PLL)에 의해 조절된다. CDR 회로가 최적의 샘플링 위상을 찾을 수 있도록 세 개의 탭을 가진 결정궤환등화기 (DFE)는 CTLE와 함께 케이블에 의해 생긴 loss를 보상하여 수신된 데이터의 eye를 충분히 열어준다. 데이터와 엣지의 샘플을 사용하여 adaptive하게 DFE의 계수를 계산한다. 65-nm CMOS공정으로 설계된 세 개의 채널을 가진 수신기는 디지털루프필터 (DLF)와 DFE adaptation과 같은 디지털회로까지 포함해서 0.78-mm2의 면적을 차지하며 1.2-V 전압으로부터 288-mA의 전류를 소모한다. 수신기의 측정을 위해 3-GHz에서 23-dB의 손실을 갖는 HDMI 케이블을 통해 6-Gbps의 PRBS 데이터가 입력으로 공급된다. DFE에 의해 CDR에서 복원된 샘플링 클럭의 RMS 지터가 4.1-ps 에서 2.6-ps로 개선되며 DFE의 동작 유무에 따른 지터에 대한 수신기의 tolerance를 비교 측정하였다.

빠른 응답 속도를 갖는 전류 모드 DC-DC 변환기

김국동 한양대학교 대학원 2017 국내석사

본 논문에서는 히스테리틱 벅 변환기에서 부하 전류가 변할 때, 일정한 스위칭 주파수를 가질 수 있는 방법을 제안하였다. 히스테리틱 벅 변환기는 빠른 응답속도를 가지며, stability문제가 없다는 장점이 있다. 하지만 많은 요소들에 의해 스위칭 주파수가 변하는 단점이 있고, 이는 Electro Magnetic Interference(EMI) 특성을 나쁘게 한다. 이를 위해 고정된 주파수 컨트롤 블록을 이용하여 고정된 스위칭 주파수를 얻을 수 있다. 또한, 출력 커패시터에서 작은 값의 Equivalent Series Resistor(ESR)을 사용하기 위해 전류 모드를 사용하였다. 본 논문에서 제안한 고정된 스위칭 주파수를 가지는 전류 모드 히스테리틱 벅 변환기는 65㎚ 공정으로 설계되었고, 1MHz의 스위칭 주파수로 동작한다.

높은 대역폭을 갖는 위상 고정 루프

하진수 한양대학교 대학원 2016 국내석사

본 논문은 높은 대역폭을 갖는 Phase-Locked Loop(PLL)을 제안하였다. 통상적인 경험적 법칙에 따르면 PLL 루프의 대역폭은 PLL의 안정성을 보장하기 위하여 레퍼런스 클럭 주파수의 1/10 보다 작아야 한다. 본 논문에서는 레퍼런스 클럭과 피드백 클럭의 rising edge와 falling edge를 두 개의 Phase Frequency Detector (PFD)를 사용해 sampling하여 레퍼런스 클럭의 한주기 동안 레퍼런스 클럭과 피드백 클럭의 rising edge와 falling edge의 위상 차이를 detection하여 대역폭을 기존대비 2배 높은 레퍼런스 클럭의 1/5이 되는 위상 고정 루프를 제안하였다. 또한 레퍼런스 클럭과 피드백 클럭의 duty cycle이 다른 경우 발생하는 Voltage Controlled Oscillator(VCO) control 전압의 fluctuation 현상을 switch-capacitor loop filter를 통해 개선하였다. 제안된 구조는 Cppsim을 이용하여 검증하였고 65nm CMOS 공정으로 설계 되었다.

DDR3와 LPDDR3를 위한 자체 보정 위상검파기를 이용한 All-Digital-Delay Locked Loop

오승현 한양대학교 대학원 2020 국내석사

본 논문에서는 디지털 컨트롤을 기반으로 하는 작은 면적과 적은 전력소모 를 갖는 All-digtial Delay Locked Loop(ADDLL)를 제안하였다. Phase interpolator(PI)에서 DDR3와 LPDDR3에서 요구하는 성능에 맞춰 5비트로 컨 트롤 하여 최소 지연 단위를 1.875ps로 맞췄으며, Coarse Locking과 Fine Locking에서 SAR 알고리즘을 이용한 Fast-Locking으로 셋업타임을 최소화 시켰다. 또한 Coarse Locking시 Replica Delay를 피드백 Path에 두지 않아 Latency를 최소화 시켰으며 Phase Detector(PD)에서 가지는 오프셋을 디지털 코드를 이용해 calibration하여 출력신호에서 나오는 오차를 줄였다. 이 시스템 은 96cycle에 Locking을 시켰으며, 출력신호에서 나타나는 지터는 약 6.7ps이 다.

D-클래스 증폭회로를 이용한 오디오 대역 저전력 DAC

조은우 한양대학교 대학원 2019 국내석사

보청기 시장에서는 전력 소모를 최소화하는 것이 필요한데, 이를 위해서 D 클래스 증폭기를 사용하여 DAC를 구현하는 것이 적절하다. 본 논문에서 설계한 D 클래스 증폭기는 디지털 회로와 아날로그 회로 구성된다. 디지털 회로는 DSP의 16bit 병렬 출력신호를 1bit 직렬신호로 변환시키는 회로, 불필요한 전력소모를 야기하는 가상신호를 제거하기 위한 보간 필터, 그리고 디지털 시그마 델타 변조기로 구성된다. 디지털 시그마 델타 변조기의 1.5bit, 2.56Mbps 출력은 간단한 DAC에 의해 아날로그 시그마 델타 변조기의 입력으로 전달된다. 아날로그 변조기를 통해 D급 증폭기로 스피커를 구동하면 높은 저전력으로 높은 SNDR 성능 특성을 얻을 수 있다. 칩은 TSMC 65nm CMOS 공정으로 제작되었다. D 클래스 증폭기가 1kHz에서 30Ω의 임피던스를 갖는 리시버를 구동하고 신호의 최대 출력 파워는 1.5mW이다. 측정된 최대 SNDR(signal to noise+distortion)은 81.0dB 이다 1.2V 공급전압 하에 모듈레이터 전력소모는 350uW 이다.

클록 지터에 둔감한 제로 복귀 방식의 궤환 디지털-아날로그 변환기를 포함한 연속 시간 시그마-델타 변조기

이지수 한양대학교 대학원 2014 국내석사

최근 스마트폰 시장에서는 카메라 및 음향 녹음/재생 등 멀티미디어 구현 성능에 대한 부분이 크게 중요시 되고 있다. 본 논문에서는 고성능 음향 신호 입력의 디지털 변환을 위한 20-KHz의 대역폭을 갖는 3차, 4-비트 시그마-델타 변조기를 설명하고 있다. 기존에 사용되고 있는 연속 시간 시그마-델타 변조기는 클럭 신호 내의 지터에 의해 성능이 저하되기 쉬운 반면에, 본 논문에 제안된 연속 시간 시그마-델타 변조기는 클럭 신호에 포함된 지터의 영향을 받지 않고 동작하는 내부의 디지털-아날로그 변환기를 사용함으로써 성능 저하를 최소화시켰다. 또한 제안된 디지털-아날로그 변환기의 일정한 궤환 전류를 일정하게 함으로써 루프 필터의 첫 번째 적분기의 증폭기의 전력 소모를 감소시켰다. 본 논문에 제안된 연속 시간 시그마-델타 변조기의 과표준화율(Oversampling ratio, OSR)은 64이고, 동작 주파수는 2.56-MHz 이다. 1-%의 지터 성분이 포함된 클럭 신호에 대하여 신호대잡음비(Signal to noise ratio, SNR) 성능을 비교하였을 때, 기존에 사용되는 일반적인 디지털-아날로그 변환기를 사용한 변조기에 비하여 제안된 디지털-아날로그 변환기를 사용한 변조기의 성능이 35-dB 가량 높은 것을 확인하였다. 동작 성능은 MATLAB(SIMULINK)와 Spectre를 이용하여 검증하였으며, 본 논문에 제안된 시그마-델타 변조기는 CMOS 0.11μm 공정으로 설계되었다.

(A) Low-Power Class-D Audio Amplifier for Digital Hearing Aid

노진호 한양대학교 대학원 2016 국내박사

This dissertation presents a low-power class-D amplifier for a digital hearing aid which operates with a pulse code modulated (PCM) digital input. A 16-bit 40-kbps PCM digital input is noise-shaped by a third-order digital sigma-delta modulator (SDM) which provides 1.5-bit digital output. The 1.5-bit digital output of the digital SDM is converted to a three-level analog signal by a simple digital-to-analog converter (DAC) and then applied to an analog SDM. The analog SDM provides pulse density modulated (PCM) signal to drive a power switch. The PDM output is fed back to the input of the analog SDM in order to suppress the noise of the power switch. While the integrators of the analog SDM are implemented with switched-capacitor (SC) circuits for a well-defined frequency response of the modulator loop filter, the feedback path from the power switch output is realized with a continuous-time (CT) integrator for effective noise suppression. Unlike the conventional three-level switching scheme, the “0” state is realized by shorting-circuiting the differential outputs and charge sharing, which improves the power efficiency and reduces electro-magnetic interference (EMI) emission. The class-D amplifier with PCM digital input has been implemented in a standard 0.13-μm CMOS process. With 160-Ω load speaker, the maximum output power delivered to the load is 1.14-mW. The signal-to-noise+distortion ratio (SNDR) and dynamic range (DR) of the class-D amplifier are measured to be 80.6-dB and 87-dB, respectively. The class-D amplifier consumes 0.38-mW from a 1.2-V power supply including the driving power of the power switch. The analog SDM with shared op-amps to save power for a digital hearing aid has also been developed. Applied to a class-D amplifier for a digital hearing aid, the fifth-order analog SDM with shared op-amp consumes only 0.2-mW from a 1.2-V power supply. The total harmonic distortion+noise (THD+N) and the DR are achieved to be 0.0038-% and 96-dB, respectively.