RISS 검색 - 국내학술지논문 상세보기

다국어 초록 (Multilingual Abstract)

In this paper, a new charge pump is proposed to reduce the timing mismatch in the conventional current-steering charge pumps. Conventional current-steering charge pumps used NMOS input stages both for UP and DOWN signals, which resulted in different numbers of stage for UP and DOWN delay paths. The proposed charge pump has equalized the numbers of stages for UP and DOWN signals by using a PMOS stage for the DOWN signal. The simulation results show that the conventional current-steering charge pump has 14ns and 6ns for optimized timing mismatches between UP and DOWN signals for turn-on and turn-off, respectively. On the other hand, the proposed charge pump has improved timing mismatches of 6ns and 5ns for turn-on and turn-off, respectively. As a result, the reference spurs are reduced from -26dBc to -39dBc for the proposed charge pump. The proposed charge pump was designed by using 0.18μm CMOS technology. The measurement results show that the maximum variation of the charging and discharging current over the charge pump output voltage range of 0.3∼1.5V is approximately 1.5%.

국문 초록 (Abstract)

기존의 전류 스티어링 전하 펌프의 타이밍 부정합 감소를 위한 새로운 전하 펌프를 제안한다. 기존의 전류 스티어링 전하 펌프는 UP, DOWN 신호의 입력단에 NMOS를 사용하여 서로 다른 지연단 ...

기존의 전류 스티어링 전하 펌프의 타이밍 부정합 감소를 위한 새로운 전하 펌프를 제안한다. 기존의 전류 스티어링 전하 펌프는 UP, DOWN 신호의 입력단에 NMOS를 사용하여 서로 다른 지연단 수를 갖게 된다. 제안한 전하 펌프에서는 DOWN 신호의 입력단에 PMOS를 사용함으로써 UP, DOWN 신호의 지연단 수를 동등하게 한다. 기존의 전류 스티어링 전하 펌프를 최적화하여 시뮬레이션한 결과 턴온과 턴오프에 대하여 지연시간의 차이는 각각 14ns, 6ns 이다. 반면에 제안한 전하 펌프는 타이밍 부정합이 향상되어 턴온과 턴오프에 대하여 지연시간의 차이는 각각 6ns, 5ns 이다. 타이밍 부정합의 감소로 인하여 기준 스퍼는 -26dBc에서 -39dBc로 줄어들었다. 제안하는 전하 펌프는 CMOS 0.18μm 공정을 사용하여 설계하였다. 측정 결과 전하 펌프 출력 전압 범위 0.3∼1.5V에서 최대 1.5%의 전류 부정합을 보인다.

목차 (Table of Contents)

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 측정 결론

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 측정 결론
Ⅵ. 결론
Acknowledgement
참고문헌

참고문헌 (Reference)

1 이재환, "전하 펌프의 전류 부정합 감소를 위한 피드포워드 방식" 대한전자공학회 46 (46): 63-67, 2009

2 B. Terlemez, "Oscillation control in CMOS phase-locked loops" Georgia Institute of Technology 2004

3 J. Maneatis, "Low jitter process-independent DLL and PLL based on self-biased techniques" 31 (31): 1723-1732, 1996

4 N. Jae-Hyung, "Design of the charge pump for current mismatch reduction" 전북대학교 2008

5 W. Rhee, "Design of high-performance CMOS charge pumps in phase-locked loops" 2 : 542-548, 1999

6 B. Razavi, "Design of Analog CMOS Integrated Circuits" McGraw-Hill 562-567, 2001

7 F. Gardner, "Charge-pump phase-locked loops" 28 (28): 1849-1858, 1980

8 R. Jacob Baker, "CMOS Circuit Design, Layout, and Simulation, Second Edition" IEEE Wiley 2005

9 M. Johnson, "A variable delay line PLL for CPU-coprocessor synchronization" 23 (23): 1218-1233, 1988