버스트 QPSK 수신기의 동기 알고리즘 설계 = Design of Synchronization Algorithms for Burst QPSK Receiver

국문 초록 (Abstract)

본 논문에서는 BWLL 상향링크에 적용할 수 있는 버스트 QPSK 수신기의 동기알고리즘을 설계하였다. 본 논문에서 설계한 버스트 수신기는 디지털 다운컨버터와 정합필터 그리고 동기회로로 구성되어 있다. 동기회로의 경우 심벌 타이밍 복구를 위하여 가드너 알고리즘을 사용하였고 반송파 주파수 복구를 위하여 4승법을 사용하였으며 반송파 위상 복구는 DD알고리즘을 사용하였다. 성능 분석을 위하여 제안된 알고리즘에 대한 시뮬레이션 결과와 VHDL로 코딩되어 FPGA에 구현된 실제회로의 결과를 비교, 분석하였다. 성능분석 결과 주파수 옵셋이 심벌율의 4.7% 까지 동기기가 잘 동작하였다.

다국어 초록 (Multilingual Abstract)

In this Paper we describe the design of synchronization algorithms for burst QPSK receiver, which are applicable to BWLL uplink. The demodulator consists of digital down converter, matched filter and synchronization circuits. For symbol timing recovery we ufo Gardner algorithm. And we use forth power method and decision directed method for carrier frequency recovery and phase recovery, respectively. For the sake of performance analysis, we compare simulation results with the board implemented by FPGA which is APEX20KE series chip for Alter. The performance results show it works quite well up to the condition that a frequency offset equal to 4.7% of symbol rate.