40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로...
http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
https://www.riss.kr/link?id=A103727286
2004
Korean
KCI등재
학술저널
134-139(6쪽)
0
0
상세조회0
다운로드국문 초록 (Abstract)
40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로...
40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로를 제작하기에 앞서 10 Gb/s 클락 복원회로를 제작, 측정하였다. 40 Gb/s 클락 복원회로에 -10 dBm의 40 Gb/s NRZ 신호를 입력하였을 때, 비선형 회로를 통과한 후에 40 GHz의 클락이 출력 전력 -20 dBm으로 복원되었다. 비선형 회로를 통과하여 복원된 클락은 협대역 필터를 통과하고, 증폭되게 된다. 제작된 클락 복원회로는 클락의 지터를 감소시키고, 더욱 안정화 시키기 위하여 위상 동기 회로의 입력으로 사용되게 된다.
다국어 초록 (Multilingual Abstract)
A clock recovery circuit for a 40 Gb/s optical receiver has been designed and implemented. The clock recovery circuit consists of pre-amplifiers, a nonlinear circuit with diodes, a bandpass filter and a clock amplifier. Before implementing the 40 Gb/s...
A clock recovery circuit for a 40 Gb/s optical receiver has been designed and implemented. The clock recovery circuit consists of pre-amplifiers, a nonlinear circuit with diodes, a bandpass filter and a clock amplifier. Before implementing the 40 Gb/s clock recovery circuit, a 10 Gb/s clock recovery circuit has been successfully implemented and tested. With the 40 Gb/s clock recovery circuit, when a 40 Gb/s signal of -10 dBm was applied to the input of the circuit, the 40 GHz clock was recovered with the -20 dBm output power after passing through the nonlinear circuit. The output signal from the nonlinear circuit passes through a narrow-band filter, and then amplified. The implemented clock recovery circuit is planned to be used for the input of a phase locked loop to further stabilize the recovered clock signal and to reduce the clock jitter.
참고문헌 (Reference)
1 "Design considerations and performance requirements for high speed driver amplifiers" LA Techniques Ltd 2000.
2 "Design and Characterization of a 10 Gb/s Clock and Data Recovery Circuit Implemented with Phase-Locked Loop" 21 (21): sep.1999.
3 "Clock Recovery At Gigabit-per- second Data rates" jul.2000.
1 "Design considerations and performance requirements for high speed driver amplifiers" LA Techniques Ltd 2000.
2 "Design and Characterization of a 10 Gb/s Clock and Data Recovery Circuit Implemented with Phase-Locked Loop" 21 (21): sep.1999.
3 "Clock Recovery At Gigabit-per- second Data rates" jul.2000.
서브 어레이를 이용한 Q 대역 직렬 급전 마이크로스트립 배열 안테나의 설계
저역통과 여파기 감쇠를 갖는 90° 하이브리드 특성에 관한 연구
MF 대역 디지털 라디오 방송 시스템을 위한 채널 추정 기법의 성능 분석
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
---|---|---|---|
2027 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2021-01-01 | 평가 | 등재학술지 유지 (재인증) | |
2018-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2015-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2011-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2008-04-08 | 학술지명변경 | 외국어명 : The Journal Of The Korea Electromagnetic Engineering Society -> The Journal Of Korean Institute of Electromagnetic Engineering and Science | |
2007-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2004-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2003-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | |
2002-01-01 | 평가 | 등재후보학술지 유지 (등재후보1차) | |
2000-07-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.2 | 0.2 | 0.17 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.15 | 0.13 | 0.363 | 0.1 |