메모리 접근 성능 향상을 위한 계층적 TLB 표현 기법 및 메모리 관리 기법 = Hierarchical TLB Representation and Memory Management Schemes for Reducing Memory Access Overhead

국문 초록 (Abstract)

하드웨어의 발전으로 인하여 하나의 머신에 장착되는 물리 메모리의 크기가 점차 커지고 있다. 또한 가상화 기술과 같은 서버 통합 워크로드가 일반화됨에 따라 개별 응용프로그램의 워킹셋 또한 증가하고 있다. 하지만 가상주소에 대한 물리주소 변환의 캐시인 TLB(Translation Look-aside Buffer)의 상대적 커버리지는 물리 메모리 크기가 커짐에 따라 점차 줄어들고 있다. 따라서 TLB 미스 (miss)가 발생하여 메모리 접근이 느려질 가능성은 더욱 높아지고 있다. 본 논문에서는 계층적 비트맵을 사용하는 TLB 표현 방법을 이용하여 TLB 커버리지를 높이는 하드웨어 기법을 제안하고, 이에 적합한 메모리 관리기법을 제안한다. 또한 시뮬레이션을 통한 실험을 통하여 제안된 기법이 실제 TLB 미스를 줄이는데 효과적임을 보인다.

다국어 초록 (Multilingual Abstract)

In advances of computing hardware, size of physical memory per machine is getting larger. Moreover, the working set size per application is also getting larger, as virtualization and server consolidation is getting popular. However, the relative coverage of Translation Look-aside Buffer (TLB), which caches mappings between virtual address and physical address, is getting smaller as size of physical memory increases. Thus, TLB miss becomes more frequent and the cost of memory access is getting higher. To address this problem, we propose a new TLB mechanism that represents multiple mappings using one TLB entry and several operating system schemes to facilitate the effectiveness of the proposed TLB mechanism. Our simulation results show the proposed mechanism is effective to reduce TLB miss on real world workload.

목차 (Table of Contents)

• 요약
• Abstract
• 1. 서론
• 2. 관련 연구
• 3. TLB 적중률 향상 기법
• 4. 평가
• 5. 결론 및 향후 연구
• 참고문헌

참고문헌 (Reference)

1 "http : //valgrind. org/"

2 S. Srikantaish, "Synergistic TLBs for High Performance Address Translation in Chip Multiprocessors" 2010

3 W. Korn, "SPEC CPU2006 sensitivity to memory page sizes" 35 (35): 2007

4 T. H. Romer, "Reducing TLB and Memory Overhead Using Online Superpage Promotion" 1995

5 ARM, "Cortex-A9 Technical Reference Manual"

6 J. Peng, "A comprehensive study of hardware/software approaches to improve TLB performance for java applications on embedded systems" 2006