파워게이팅과 전압레벨조절을 이용하여 누설전류를 줄인 SRAM = A Low Leakage SRAM Using Power-Gating and Voltage-Level Control

국문 초록 (Abstract)

본 논문에서는 파워게이팅과 전압레벨조절을 이용하여 누설전류를 줄인 SRAM을 제안하였다. 제안된 파워게이팅 기법은 데이터를 저장하지 않은 메모리 셀 블록의 전력공급을 차단함으로써 누설전류를 크게 감소시키고, 제안된 전압레벨조절 기법은 데이터가 저장된 메모리 셀 블록의 접지전압을 올림으로써 누설전류를 줄여준다. 4K×8비트 SRAM 칩은 0.13㎛ CMOS 공정으로 제작되었고 VDD=1.2V로 동작하였다. 메모리 사용률이 0∼100%에 대하여, 동작 모드에서의 누설전류는 1.23∼9.87㎼이고 대기 모드에서 누설전류는 1.23∼3.01㎼였다. 대기 모드 동안에, 제안된 SRAM의 누설전류는 기존의 SRAM의 12.5∼30.5%로 감소하였다.

다국어 초록 (Multilingual Abstract)

This letter proposes a low-leakage SRAM using power-gating and voltage-level control. The power-gating scheme significantly reduces leakage power by shutting off the power supply to blank memory cell blocks. The voltage-level control scheme saves leakage power by raising the ground line voltage of SRAM cells and word line decoders in data-stored memory cell blocks. A 4K×8bit SRAM chip was fabricated using a 1.2V 0.13μm CMOS process. The leakage powers are 1.23∼9.87㎼ and 1.23∼3.01㎼ for 0∼100% memory usage in active and sleep modes, respectively. During the sleep mode, the proposed SRAM consumes 12.5∼30.5% leakage power compared to the conventional SRAM.

목차 (Table of Contents)

• 요약
• Abstract
• Ⅰ. 서론
• Ⅱ. 제안된 SRAM 구조와 동작
• Ⅲ. 실험
• Ⅳ. 결론
• 참고문헌
• 저자소개

참고문헌 (Reference)

1 양병도, "공급전압 전하재활용을 이용한 저전력 SRAM" 대한전자공학회 46 (46): 25-31, 2009

2 H. Chung-Hsien, "Distributed data-retention power gating techniques for column and row co-controlled embedded SRAM" 129-134, 2005

3 S. M. Jahinuzzaman, "Design and Analysis of A 5.3-pJ 64-kb Gated Ground SRAM With Multiword ECC" 44 (44): 2543-2553, 2009

4 T. Enomoto, "A self-controllable voltage level (SVL) circuit and its low-power high-speed CMOS circuit applications" 38 : 1220-1226, 2003

5 C. Kim, "A forward body-biased low-leakage SRAM cache: device, circuit and architecture considerations" 13 : 349-357, 2005

6 K. Nii, "A 90nm Dual-Port SRAM with 2.04μm2 8T-Thin Cell Using Dynamically- Controlled Column Bias Scheme" 508-543, 2004

7 Y. Wang, "A 1.1GHz 12μ A/Mb-Leakage SRAM Design in 65nm Ultra-Low-Power CMOS Technology With Integrated Leakage Reduction for Mobile Applications" 43 (43): 172-179, 2008