피드 포워드 이퀄라이져 초고속 통신 시스템 및 고속 샘플러 연구 = Feed-forward equalizer high-speed transmitter and high-speed sampler study

다국어 초록 (Multilingual Abstract)

In this paper, A sampler for high-speed communication at the transmit and receive ends using Pulse Amplitude Modulation (PAM-16) high-output swing drivers for high-speed communication are presented.
To achieve high-speed communication, CML structure driver that drives PAM in TX system. Due to the structure of the CML driver, the static current is consumed, so the current is consumed more than VML in the industry, but it may benefit from impedance matching in high-speed communication. In order to reduce SNR and achieve multiple levels, a high voltage level output is required.
The proposed ultrafast transmission system consists of a back-end serializer, a front-end serializer, a pre-driver, a driver, and a channel. The CML driver structure, which is the most important structure of this study, uses a Cascode structure and a Bleeder current source that can reduce device stress caused by operation at high voltage. In addition, the driver is fragmented and operated by distributing current to drive a feed-forward equalizer (FFE) to remove the Inter-Symbol Interface (ISI) generated from the PAM and the channel present at the next end of the driver. FFE receives data from the core, controls it from the serialized back-end serializer, and sends it to the driver.
At the transmit end, we introduce a high-speed sampler at the analog front end that high-speed samples the corrupted fast signal transmitted over multiple-level channels from the Continuous Time Linear Equalizer (CTLE). The signal passing through the channel with the low-pass filter characteristic can restore the signal of the reduced high frequency component from CTLE. At this time, because the clock frequency used in high-speed communication is high, a Half-rate clock or a Quarter-rate clock can be used to reduce the frequency of the clock by half, and a high-speed sampler capable of operating at Half-rate is adopted to reduce the load of CTLE.
We introduce the high-speed sampler introduced in JSSC 2016 presented by NVIDIA, and consider the structural characteristic of Charge sharing. The high-speed sampler introduced is a class AB-located comparator-based sampler that induces fast sampling through Pre-amp at reset timing. In order to achieve high-speed operation, charge sharing must be actively used to maximize the advantages of the structure. Stack nmos on the clock bar inverter to control charge sharing.
The transmitter and receiver circuits proposed in this paper are designed in the TSMC 40nm process, power consumption of 297mW at a supply voltages of 2.7V, 1V, and 1.2V. The target data transmission rate at the transmission end is designed to achieve 128 Gbps (32 GBaudps * 4 bits). In addition, a sampler consumes 14mW at a supply voltage of 1V, and it is possible to achieve sampling at 10GHz.

국문 초록 (Abstract)

본 논문에서는 초고속 통신을 위한 PAM-16(Pulse Amplitude Modulation) 높은 출력 스윙 드라이버를 사용한 송신단 및 수신단의 고속 통신용 샘플러를 제안한다.
초고속 통신을 달성하기 위해 송신단에서는 PAM 구동하는 CML 구조 드라이버를 제안한다. CML 드라이버의 구조상 정적 전류를 소모하기 때문에 산업에서 상용되는 VML에 비해 전류를 더 소모하는 문제점이 있지만, 출력 전압 레벨과 고속 통신에서 중요한 임피던스 매칭에서 이점을 가져올 수 있다. SNR을 줄이고 다중 레벨을 달성하기 위해서는 높은 전압 레벨 출력이 요구된다. 드라이버에서 높은 전압 레벨을 출력하기 위해서 구동 전압이 높아져야 하고 이를 달성하기 위해 기존 전통적인 방법으로는 구동이 불가능하다. 설계에 있어 mosfet 특성, 임피던스 매칭을 위한 출력저항, 밴드위스 등 다양한 조건이 요구되며, 조건을 충족하기 위해서 mosfet 레벨에서의 새로운 구조를 제안한다.
제안하는 초고속 송신 시스템은 Back-end Serializer, Front-end Serializer, Pre-driver, Driver 및 채널로 구성되어 있다. 본 연구의 가장 핵심인 CML 드라이버의 구조는 고전압에서 동작으로 인한 소자 스트레스를 감소시킬 수 있는 Cascode 구조 및 Bleeder current source를 사용한다. 또한, PAM과 드라이버의 다음 단에 존재하는 채널로부터 발생 되는 ISI(Inter-Symbol Interface)를 제거하기 위한 FFE (Feed –Forward Equalizer)를 구동하기 위해 드라이버를 조각내어 전류를 분배하여 동작시킨다. FFE는 코어로부터 데이터를 받아 직렬화를 하는 Back-end Serializer에서 컨트롤하여 드라이버로 보낸다.
송신단에서는 다중레벨로 채널을 통해 전송된 훼손된 빠른 신호를 CTLE(Continuous Time Linear Equalizer)에서 복원된 신호를 고속 샘플링 하는 아날로그 프론트엔드 단의 고속샘플러를 소개한다. Low-pass filter 특성을 지닌 채널을 통과한 신호는, CTLE로부터 감소된 고주파수 성분의 신호 복원이 가능하다. 이 때, 고속 통신에서 사용되는 클락 주파수가 높기 때문에 클락의 주파수를 절반으로 감소시키기 위한 Half-rate 클락 또는 Quater-rate 클락을 사용할 수 있고, CTLE의 로딩을 줄이기 위해 Half-rate에서 동작할 수 있는 고속 샘플러를 채택했다.
NVIDIA에서 제시한 JSSC 2016에 소개된 고속 샘플러를 소개한고, 구조 특징인 Charge sharing에 대한 고찰한다. 소개하는 고속 샘플러는 Class AB lached comparator 기반의 샘플러이며, 리셋 타이밍에서 Pre-amp를 통해 빠른 샘플링을 유도한다. 고속 동작을 달성하기 위해서는 Charge sharing을 적극적으로 활용해야 해당 구조의 이점을 극대화 시킬 수 있다. 클락-클락바 inverter에 nmos를 stack 하여 charge sharing을 컨트롤한다.
본 논문에서 제안하는 송신기 및 수신기 회로는 TSMC 40nm 공정에서 설계되었으며 송신단 전체는 2.7V, 1V, 1.2V의 공급 전압이 사용된다. 송신단에서의 목표 데이터 전송 속도는 128Gbps(32GBaudps * 4bit)를 달성할 수 있도록 설계 하였다. 또한, 송신단에서의 고속 샘플러의 공급 전압은 1V 이며, PAM-4의 신호를 수신하여 10GHz에서 샘플링을 성공할 수 있었다.

목차 (Table of Contents)

• 제1장 서론 1
• 제2장 배경이론 2
• 제1절 종래의 전류모드 로직 드라이버 구조 2
• 제2절 Pulse-Amplitude Modulation 4
• 제3절 Equalizer 6
• 제4절 Strongarm-Latch 7
• 제3장 제안하는 초고속 송신 시스템 10
• 제1절 시스템 블록 다이어그램 소개 10
• 제2절 설계 사양 18
• 제3절 종래 전류모드 로직 드라이버의 한계 19
• 제4절 제안하는 전류모드 로직 드라이버 23
• 제4장 송신단 Simulation 결과 25
• 제1절 Simulation 설정 25
• 제2절 Simulation 결과 26
• 제5장 고속 수신단에 적합한 고속 샘플러에 대한 고찰 29
• 제1절 Half-rate Analog Front-end 시스템 블록도 29
• 제2절 샘플러 설계 사양 32
• 제3절 소개하는 고속 동작용 샘플러 33
• 제4절 Charge-sharing 37
• 제6장 수신단 고속샘플러 Simulation 결과 39
• 제1절 Simulation 설정 39
• 제2절 Simulation 결과 40
• 제7장 결론 43
• 참고문헌 44