RISS 검색 - 국내학술지논문 상세보기

부가정보

국문 초록 (Abstract)

본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블...

본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블록이 1개의 Key Equation Solver (KES) 블록을 공유하는 3-병렬 4채널 RS 기반 FEC 구조 4개로 구성되어 있다. 제안하는 100-Gb/s RS 기반 FEC는 1.2V의 공급전압의 0.13㎛ CMOS 공정을 이용하여 구현하였다. 구현 결과 제안된 RS기반 FEC 구조는 300㎒의 동작 주파수에서 115-Gb/s 의 데이터 처리율을 가지며, 기존의 RS 기반 FEC 구조에 비해 높은 데이터 처리율과 낮은 하드웨어 복잡도를 보여주고 있다.

다국어 초록 (Multilingual Abstract)

This paper presents a high-speed Forward Error Correction (FEC) architecture based on three-parallel Reed-Solomon (RS) decoder for next-generation 100-Gb/s optical communication systems. A high-speed three-parallel RS(255,239) decoder has been designed and the derived structure can also be applied to implement the 100-Gb/s RS-FEC architecture. The proposed 100-Gb/s RS-FEC has been implemented with 0.13-㎛ CMOS standard cell technology in a supply voltage of 1.2V. The implementation results show that 16-Ch. RS-FEC architecture can operate at a clock frequency of 300㎒ and has a throughput of 115-Gb/s for 0.13-㎛ CMOS technology. As a result, the proposed three-parallel RS-FEC architecture has a much higher data processing rate and low hardware complexity compared with the conventional two-parallel, three-parallel and serial RS-FEC architectures.

목차 (Table of Contents)

요약
Abstract
Ⅰ. INTRODUCTION
Ⅱ. THREE-PARALLEL REED-SOLOMON ENCODER
Ⅲ. THREE-PARALLEL REED-SOLOMON DECODER

요약
Abstract
Ⅰ. INTRODUCTION
Ⅱ. THREE-PARALLEL REED-SOLOMON ENCODER
Ⅲ. THREE-PARALLEL REED-SOLOMON DECODER
Ⅳ. 25 AND 100-GB/S RS-FEC ARCHITECTURE WITH THREE-PARALLEL PROCESSING
Ⅴ. RESULTS AND COMPARISON
Ⅵ. Conclusions
REFERENCES
저자소개

참고문헌 (Reference)

1 이승범, "광통신 시스템을 위한40Gb/s Forward Error Correction 구조 설계" 대한전자공학회 45 (45): 101-111, 2008

2 S. Lee, "Two-parallel Reed-Solomon based FEC Architecture for Optical Communications" 5 (5): 374-380, 2008

3 ITU-T G.709/Y.133, "Interfaces for the Optical Transport Network(OTN)" 2003

4 "IEEE P802.3ba 4IEEE P802.3ba 40Gb/s and 100Gb/s Ethrnet Task Force"

5 H. Lee, "High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder" 11 (11): 288-294, 2003

6 S. Lee, "High-Speed Pipelined Degree-Computationless Modified Euclidean Algorithm Architecture for Reed-Solomon Decoders" E91-A (E91-A): 830-835, 2008

7 S.B.Wicker, "Error Control Systems for Digital Communication and Storage" Prentice Hall 1995

8 H. M. Shao, "A VLSI Design of a Pipeline Reed-Solomon Decoder" C-34 (C-34): 393-403, 1985

9 L. Song, "10 and 40-Gb/s Forward Error Correction Devices for Optical Communications" 37 (37): 1565-1573, 2002