Capacitance Scaling 구조와 여러 개의 전하 펌프를 이용한 고속의 ΣΔ Fractional-N PLL = A Fast-Locking Fractional-N PLL with Multiple Charge Pumps and Capacitance Scaling Scheme

다국어 초록 (Multilingual Abstract)

A novel ΣΔ fractional-N PLL architecture for fast locking and fractional spur suppressing is proposed based on the capacitance scaling scheme. It changes the effective capacitance of loop filter (LF) by increasing and decreasing current to the capacitor via different paths with multiple charge pumps. The effective capacitance of loop filter (LF) can be scaled up/down depending on operating status while keeping LF capacitors small enough to be integrated into a single PLL chip. Fractional spurs suppressing have been achieved by reducing the magnitude of charge pump current when the PLL is in-lock without degrading fast locking characteristic. It has been simulated by HSPICE in a CMOS 0.35㎛ process, and shows that locking time is less than 8㎲ with the small size of LF capacitors, 200㎊ and 17㎊, and 2.8㏀ resistor.

국문 초록 (Abstract)

본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ΣΔ fractional-N PLL을 설계 하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS 0.35㎛ 공정으로 시뮬레이션 하였으며 8㎲ 이하의 locking 시간을 가진다. PLL의 루프 필터는 200㎊, 17㎊의 작은 커패시터와 2.8㏀의 저항으로 설계되었다.