PLL 직접구동형 Half-rate 클럭 및 데이터 복원 회로 설계 = Design of PLL Direct Drive Half-Rate Clock and Date Recovery Circuit

국문 초록 (Abstract)

본 논문에서는 half-rate 위상검출기를 이용하여 위상고정루프(phase locked loop: PLL)를 직접 구동하는 2G bps 클럭 및 데이터 복원 회로를 제안한다. 제안된 위상검출기는 데이터와 클럭을 비교하여 위상 차이에 비례하는 error 신호를 생성한다. 제안된 위상검출기는 기준 DC 전압을 이용하여 전하펌프 없이 전압제어발진기의 입력전압을 직접 조절한다. 제안된 회로는 0.18㎛ CMOS 공정에서 1.8V 전원으로 설계 되었다. 제안된 클럭 및 데이터 복원 회로는 231-1개의 pseudo random bit sequences 랜덤 데이터를 이용하여 테스트되었다. 지터와 전력소비, 사용면적은 각각 22ps와 7.43mW, 0.019㎟로 저전력, 적은 지터, 고집적의 특징을 보인다. 제안된 클럭 및 데이터 복원 회로는 임베디드 클럭을 사용하는 시스템의 성능향상에 기여할 것이다.

목차 (Table of Contents)

• Ⅰ. 서 론 1
• Ⅱ. 디스플레이 인터페이스 표준 5
• 2.1 Low Voltage Differential Signaling(LVDS) 5
• 2.2 차세대 LVDS 표준 7
• 2.3 V-by-One HS 9
• Ⅲ. 클럭 및 데이터 복원회로의 설계 11
• 3.1 클럭 및 데이터 복원회로의 구조 11
• 3.2 위상검출기 15
• 3.3 루프필터 25
• 3.4 전압제어발진기 27
• Ⅳ. 시뮬레이션 결과 및 성능 비교 30
• 4.1 시뮬레이션 결과 분석 30
• 4.2 성능 비교 39
• Ⅴ. 결 론 42
• 참고문헌 44