본 논문에서는 암호 응용을 위한 GF(2<SUP>m</SUP>)상의 새로운 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 연속적인 입력 데이터에 대해 [m/D] 클럭 사이클마다 곱셈 ...
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2008
Korean
KCI등재
학술저널
342-349(8쪽)
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본 논문에서는 암호 응용을 위한 GF(2<SUP>m</SUP>)상의 새로운 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 연속적인 입력 데이터에 대해 [m/D] 클럭 사이클마다 곱셈 ...
본 논문에서는 암호 응용을 위한 GF(2<SUP>m</SUP>)상의 새로운 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 연속적인 입력 데이터에 대해 [m/D] 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.
다국어 초록 (Multilingual Abstract)
This paper presents a new digit-serial systolic multiplier over GF(2<SUP>m</SUP>) for cryptographic applications. When input data come in continuously, the proposed array produces multiplication results at a rate of one every [m/D] clock c...
This paper presents a new digit-serial systolic multiplier over GF(2<SUP>m</SUP>) for cryptographic applications. When input data come in continuously, the proposed array produces multiplication results at a rate of one every [m/D] clock cycles, where D is the selected digit size. Since the inner structure of the proposed array is tree-type, critical path increases logarithmically proportional to D. Therefore, the computation delay of the proposed architecture is significantly less than previously proposed digit-serial systolic multipliers whose critical path increases proportional to D. Furthermore, since the new architecture has the features of regularity, modularity, and unidirectional data flow, it is well suited to VLSI implementations.
목차 (Table of Contents)
수직자기기록 채널에서 LDPC를 이용한 메시지 전달 방식의 채널 검출 성능비교
신호 대 잡음비를 이용한 Adjusted Step Size NLMS알고리즘에 관한 연구
H.264/AVC에서 새로운 필터 선택 기준을 이용한 매크로 블록 기반 적응 보간 필터 방법
주파수 특성의 제약 조건들을 이용한 H.264/AVC를 위한 고속 화면 내 모드 선택 방법