Block 단위 Symmetric Band Matrix-Matrix 곱셈기의 FPGA 설계 = FPGA Implementation of Block based Symmetric Band Matrix-Matrix Multiplication

국문 초록 (Abstract)

본 논문은 symmetric band matrix와 dense matrix의 곱셈 연산을 가속하기 위하여 블록 단위로 연산하는 곱셈기의 구조를 제안하고 FPGA에서 구현하였다.
FPGA는 많은 연산을 병렬적으로 해결할 수 있어 matrix multiplication과 같이 많은 연산을 해야 할 때 범용 프로세서보다 고성능을 낼 수 있다. FPGA는 내부 자원이 제한적이기 때문에 자원을 효율적으로 사용하는 것이 중요하다. 본 논문에서는 FPGA 내부 자원을 효율적으로 사용하는 matrix multiplier를 제안하고 설계하였다. 또한, 유연하게 설계할 수 있는 FPGA의 특성을 활용하여 고정 소수점 방식, 부동 소수점 방식 모두 적용할 수 있고, 수정이 쉬운 구조를 제안하였다.
Symmetric band matrix – matrix 곱셈은 band matrix의 sparse 한 특성을 활용하면 연산량을 줄일 수 있고 symmetric 한 특성을 이용하여 중복된 data는 저장하지 않아 memory를 절약할 수 있다. 또한, matrix - matrix 연산을 블록 단위로 처리하여 고도의 병렬화를 이룰 수 있다.
본 논문에서는 symmetric band matrix – matrix 곱셈 알고리즘을 분석하여 블록 단위 곱셈과 누적을 구분되게 하도록 설계하였다. 그리고 matrix의 symmetric 한 특성으로 연산에서 재사용되는 data는 따로 공급할 필요 없이 내부 buffer에서 공급하도록 설계하였다. 설계한 하드웨어와 여러 범용 프로세서와 throughput을 비교하여 성능을 측정하였다.

다국어 초록 (Multilingual Abstract)

This paper proposed a architecture that can accelerate the multiplication of symmetric band matrix and dense matrix by blocked based operation and implemented in FPGA.
FPGA can achieve higher performance than general-purpose processors when many operations are required, such as matrix multiplication because FPGA can solve many operations in parallel. It is important to use FPGA resources efficiently since FPGA have limited internal resources. This paper proposed and designed a matrix multiplier that efficiently uses FPGA internal resources. and also it proposed architecture that can be applied to both fixed-point and floating-point methods and it is easy to modify using characteristics of FPGA that can be flexibly designed.
Symmetric band matrix – Matrix multiplication can reduce the amount of computation by using the sparse characteristic of the band matrix and save memory by not storing duplicate data using the symmetrical characteristic. In addition, a high degree of parallelism can be achieved by processing the matrix-matrix operation in blocks.
In this paper, designed matrix multiplier is distinguish with block based multiplication and accumulation by analyzing the algorithm of symmetric band matrix-matrix multiplication. And design internal buffer to supply reuse data occurred by symmetric characteristic of matrix. It measures the throughput of designed hardware and various general-purpose processors to compare performance.

목차 (Table of Contents)

• 제 1장 서론 1
• 제 2장 Symmetric band matrix – matrix 곱셈 알고리즘 3
• 제 1절 Symmetric band matrix의 블록 data 구조 3
• 제 2절 Symmetric band matrix – matrix 곱셈 알고리즘 6
• 제 3장 Symmetric band matrix – matrix 곱셈기의 구조 16
• 제 1절 전체 구조 16
• 제 2절 세부 모듈 18
• 제 4장 Symmetric band matrix – matrix 곱셈기의 설계 33
• 제 1절 FPGA의 자원 33
• 제 2절 실험 환경 39
• 제 3절 Symmetric band matrix – matrix 곱셈기의 상세 설계 43
• 제 5장 실험 결과 및 분석 48
• 제 1절 하드웨어 구현결과 48
• 제 2절 수행 결과 및 시간 57
• 제 6장 결론 63
• 참고 문헌 64
• Abstract 66
• 감사의 글 68