Redundant 다치논리 (Multi-Valued Logic)를 이용한9 Gb/s CMOS 디멀티플렉서 설계 = Design of a 9 Gb/s CMOS Demultiplexer Using Redundant Multi-Valued logic

다국어 초록 (Multilingual Abstract)

This paper describes a 9.09 Gb/s CMOS demultiplexer using redundant multi-valued logic (RMVL). The proposed circuit receives serial binary data and is converted to parallel redundant multi-valued data using RMVL. The converted data are reconverted to parallel binary data. By the redundant multi-valued data conversion, the RMVL makes it possible to achieve higher operating speeds than that of a conventional binary logic. The implemented demultiplexer consists of eight integrators. Each integrator is composed of an accumulator, a window comparator, a decoder and a D flip flop. The demultiplexer is designed with Samsung 0.35㎛ standard CMOS process. The validity and effectiveness are verified through the post layout simulation. The demultiplexer is achieved the maximum data rate of 9.09 Gb/s and the average power consumption of 69.93 mW. This circuit is expected to operate at higher speed than 9.09 Gb/s in the deep-submicron process of the high operating frequency.

국문 초록 (Abstract)

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 mW이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.

참고문헌 (Reference)

1 "Gb/s CMOS 1:4 MUX and DEMUX ICs" E78-C (E78-C): 1746-1753, 1995

2 "GHz serial link transceiver using multiple-valued data representation" NEC Corporation,SiliconSystemResearch Laboratories 2002

3 "A Redundant Multivalued Logic for a 10-Gb/s CMOS Demultiplexer IC" 38 : 107-113, 2003

4 "A 6Gbps CMOS phase detecting DEMUX module using half-frequency clock" 196-197, 1998

5 "A 4G sample/s line-receiver in 0.8 um CMOS" 116-117, 1996

6 "A 10Gb/s CMOS clock and data recover circuit with frequency detection" 78-79, 2001

7 "A 0.6 um CMOS 4 Gb/s transceiver with data recovery using oversampling" 71-72, 1997

8 "0.18 um CMOS 10Gb/s multiplexer/demultiplexer ICs using current mode logic with tolerance to threshold voltage fluctuation" 36 : 988-996, 2001