ADPLL용 고해상도 2 단계 시간-디지털 변환기 설계

국문 초록 (Abstract)

본 논문에서는 All-Digital Phase-Locked Loop (ADPLL)에서 사용하는 고해상도의 2 단계 시간-디지털 변환기 (Time-to-Digital Converter, TDC)를 제안한다. TDC는 ADPLL에서 Digitally Controlled Oscillator (DCO)의 출력 주파수와 Reference 주파수의 Phase Error를 검출하여 Digital Code로 출력하는 Block이다. Phase Error를 검출하는 척도인 Resolution에 따라 ADPLL의 In-band Phase Noise 성능을 결정하게 되므로 TDC는 높은 성능의 Resolution을 필요로 한다. 기존의 TDC 구조는 Inverter로 구성된 Delay Cell에 의해 DCO의 출력 주파수를 Delay하고 각각 Delay된 파형과 Reference 주파수의 Rising Edge를 비교하여 출력하는 구조로 이루어져 있다. 이러한 구조의 TDC의 Resolution은 Inverter의 Delay Time에 의해 결정되기 때문에 특정 공정상에서 성능을 크게 높일 수 없는 문제점이 있다.
본 논문에서는 Phase-Interpolator와 Time Amplifier를 사용한 2-step으로 TDC를 구성하여 월등히 높은 성능의 Resolution을 구현하였다. Inverter의 Delay Time을 Phase-Interpolator를 통해 더 작은 Delay Time을 구현하였으며, Coarse TDC의 Delay Time을 Time Amplifier를 사용하여 시간 축으로 증폭하여 Fine TDC에 입력하는 구조로 구성하였다. 제안하는 2-step TDC는 0.13 μm CMOS 공정으로 설계 하였으며 전체 면적은 0.7 mm2이다. 0.357 ps의 Resolution과 155 ps의 Input Range를 구현하였으며, 1.2V의 공급전압에서 전력 소모는 14.4 mW이다.

다국어 초록 (Multilingual Abstract)

This paper presents a high resolution 2-step time-to-digital converter used in ADPLL. TDC is used to compare the ADPLL output frequency with reference frequency and should be implemented with high resolution to improve the phase noise of ADPLL. The conventional TDC consists of delay line realized inverters, whose resolution is determined by delay time of inverter and transistor size, resulting in limited resolution. In this paper, 2-step TDC with phase-interpolator and time amplifier is proposed to meet the high resolution by implement the delay time less than an inverter delay. The accuracy of phase-interpolator is improved for process variation using the resistor automatic-tuning circuit. The gain of time amplifier is improved using the delay time difference between two delay cells.
It is implemented in 0.13 μm CMOS process and the die area is 0.7 mm2. Power consumption is 14.4 mA at the supply voltage of 1.2 V. The resolution and input range of the proposed TDC are 0.357 ps and 155 ps, respectively.

목차 (Table of Contents)

• 제1장 서론 = 1
• 제1절 Phase-Locked Loop = 1
• 제2절 All-Digital Phase-Locked Loop = 3
• 제2장 고해상도 2 단계 TDC 구조 = 6
• 제1절 Single Delay Line을 가지는 일반적인 TDC = 6
• 제2절 제안하는 2 단계 TDC = 7
• 1. 2 단계 TDC의 Conceptual Diagram = 7
• 2. 2 단계 TDC의 Block Diagram = 8
• 제3장 고해상도 2 단계 TDC 구성 회로 = 11
• 제1절 Phase-Interpolator = 11
• 1. Phase-Interpolator의 설계 = 11
• 2. Phase-Interpolator의 성능 = 13
• 제2절 Resistor Automatic-Tuning Circuit = 15
• 1. Resistor Automatic-Tuning Circuit의 설계 = 15
• 2. Resistor Automatic-Tuning Circuit의 성능 = 17
• 제3절 Time Amplifier = 20
• 1. Time Amplifier의 설계 = 20
• 2. Time Amplifier의 성능 = 21
• 제4장 실험 결과 = 23
• 제1절 2 단계 TDC의 Chip Microphotograph = 23
• 제2절 2 단계 TDC의 Test Board = 24
• 제3절 2 단계 TDC의 실험 결과 = 25
• 1. 2 단계 TDC의 모의실험 결과 = 25
• 2. 2 단계 TDC의 측정 결과 = 26
• 제4절 2 단계 TDC의 성능 요약 = 28
• 제5장 결론 = 30
• 참고문헌 = 31
• 국문초록 = 32