다층 PCB 공정의 작업량 단축을 위한 작업 층 기준의 전층 VIA 규칙 설정 방법

국문 초록 (Abstract)

모바일 기기 기술의 급속한 발전으로 PCB는 고집적화, 초소형화, 다층화 되어 가고 있으며, 이에 따라 PCB 설계 의 난이도 및 작업시간이 증가하고 있다. 여러 PCB 설계 작업 과정 중에서 가장 많은 작업시간이 소요되는 것은 배선 작업이고, 여기에 VIA 규칙이 사용된다. 본 논문에서는 PCB 설계의 작업량과 작업소요 시간을 절감하기 위 한 효과적인 전층 VIA 규칙을 제안한다. 제안 방법은 설계의 작업 층을 기준으로 VIA 규칙들을 제공함으로써, VIA 사용의 직관성을 높임으로써 전체적인 작업량과 작업시간을 단축할 수 있다. 제안 방법을 AMPLE을 사용하여 구현하여, 실제 스마트폰 메인 PCB 작업에 적용하여, 제안 방법의 효과성을 보였다.

다국어 초록 (Multilingual Abstract)

With the rapid development of technologies for mobile devices, PCBs are getting higher-density, smaller-size, and more multiple layers (multilayers). Accordingly, the difficulty and the time for PCB design works are also getting increased. Among several processes for PCB designs, works of wiring take most of the time for PCB designs, in which VIA rules are applied to. In this paper, we propose an efficient all stack VIA rule to reduce workload and worktime for PCB design. The proposed method provides the list of candidate VIA rules based on the rule layer, increases the immediate intuitiveness how to confiture the VIA rules, and reduces the whole workload and worktime. The proposed method has been implemented in actual smart phone main PCB using AMPLE, and it has been shown the effectiveness of the proposed method.

목차 (Table of Contents)

• 요약
• Abstract
• 1. 서론
• 2. 배경
• 2.1 PCB Hole의 종류와 특징
• 2.2 전층 VIA 규칙 개요
• 2.3 전층 VIA 규칙 적용 PCB 작업설계 방법
• 3. PCB 작업 층 기준의 전층 VIA 규칙
• 3.1 제안하는 층 기준의 전층 VIA 규칙
• 3.2 제안 방법의 구현
• 4. 실험 결과
• 5. 결론
• ACKNOWLEDGMENT
• 참고문헌

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