Viterbi Decoder의 VLSI설계

국문 초록 (Abstract)

무선채널은 채널에서 발생되는 잡음， 페이딩， 간섭 등에 의해 정보 손실이 발생되며， 이로 인한 오류발생은 무시할 수 있는 정도가 아니다. 양질의 음성 및 데이터 서비스를 제공하기 위해서는 통신 시스템에서 발생하는 비트 오류를 정정하는 기술이 꼭 필요하다. Viterbi Decoder 알고리즘은 기존의 에러정정코드보다 뛰어난 성능을 보여주며，이를 통하여 2세대 이동통신에서 표준으로 쓰이고 있으며， Viterbi 코드를 이용한 터보코드는 현재 3세대 이동통신에서 사용되고 있다. 이에 따라 Viterbi Decoder를 직접 구현했다.

목차 (Table of Contents)

• Ⅰ.서론 1
• Ⅱ.관련연구 2
• 1.가지 메트릭(Branch metric) 2
• 2.Radix4 트렐리스 2
• Ⅲ.Viterbi Decoder의 설계 3
• 1.BMG(Branch metric generate) 3
• 2.ACS(Add compare select) 블록 3
• 3.SM(Survivor management) block 3
• 4.Viterbi Decoder의 블록 다이어그램 구현도 4
• Ⅳ.Viterbi Decoder의 구현 및 성능 분석 4
• 1.Constraint 설정 4
• 2.Design Compiler 5
• 1)BM Block Design 5
• 2)ACS Block Design 5
• 3)TB(Trace_Back) Block Design 6
• 4)Top Module Block Design 6
• 5)Pre_simulation 6
• 3.P&R using ASTRO 7
• 1)Set up Floor planning 7
• 2)Placement 7
• 4)Clock Tree Synthesis (CTS) 7
• Ⅴ.결론 7