A 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADCBased on Low-Power Composite Switching

국문 초록 (Abstract)

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 0.16mm2의 작은 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 VCM 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 VCM 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭구조가 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 최소화하였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 현재 제작 중에 있으며, 모의실험을 통해 얻은 DNL 및 INL은 12비트 해상도에서 각각 최대 0.55LSB, 0.94LSB이고, 30MS/s 동작속도에서 동적성능은 최대 72.02dB의 SNDR 및 84.76dB의 SFDR을 보인다. 제안하는 시제품 SAR ADC의 칩 면적은 0.16mm2이며, 1.8V 전원전압에서 1.93mW의 전력을 소모한다.

다국어 초록 (Multilingual Abstract)

This work proposes a 12b 30MS/s 0.18um CMOS SAR ADC based on low-power composite switching with a small chip area of 0.16mm2. The proposed composite switching employs conventional VCM-based switching and monotonic switching sequences while minimizing the switching power consumption of a DAC and the dynamic offset which constrains a linearity of the SAR ADC. A split capacitor topology and the reference scaling are employed to implement the VCM-based switching effectively and match an input signal range with a reference voltage range in the proposed C-R hybrid DAC. The techniques also simplify overall circuits and reduce the total number of unit capacitors up to 64 in the fully differential version of the prototype ADC. Meanwhile, the SAR logic of the proposed SAR ADC employs a simple latch-type register rather than a D flip-flop-type register not only to improve the speed and stability of the SAR operation but also to minimize the area and power consumption by driving reference switches in the DAC directly without any decoder. The proposed SAR ADC in a 0.18um CMOS is under fabrication and shows the simulated DNL and INL within 0.55LSB and 0.94LSB, respectively. The simulated ADC shows a maximum SNDR of 72.02dB and a maximum SFDR of 84.76dB at 30MS/s. The prototype ADC occupies an active die area of 0.16mm2 and consumes 1.93mW at a 1.8V supply voltage.