Design and implementation of denoising hardware architecture

국문 초록 (Abstract)

영상처리에서 노이즈 제거는 물체 추적, 스테레오 비전 그리고 의료 영상 복원 등 다양한 분야에서 요구된다. 영상처리에서의 정확한 결과를 획득하기 위해서는 다양한 전처리 과정이 필요하다. 우리는 영상 내 노이즈 제거를 위한 Total Variation의 처리 속도를 개선한 전용 하드웨어 구조를 FPGA 상에 설계하였다. 제안된 시스템에서는 VGA급(640ⅹ480) 해상도 영상을 처리할 수 있도록 설계되었다. 영상 내 노이즈 제거는 노이즈가 있는 영상을 입력받아 동일한 연산을 10회 후에 출력한다. 영상 내 노이즈 제거의 첫 번째 과정에서는 중심픽셀에서 좌측 및 아래측 픽셀과의 픽셀 값 차이를 획득한다. 두 번째 과정에서는 중심픽셀에 픽셀 차이에 파라미터를 곱하여 그 값을 중심픽셀에 더한다. 중심픽셀에 더해지는 값은 픽셀 값 차이와 곱해지는 파라미터에 따라서 다르게 반영된다. 이 두 과정을 10회 반복하면서 영상 내 노이즈를 제거한다. 노이즈 제거는 복잡한 연산과 높은 연산 성능을 필요로 하지만 전용하드웨어 설계를 통하여 노이즈 제거 성능을 개선하였다. 높은 연산 능력을 요구하는 노이즈 제거의 실시간 처리 성능을 획득하기 위하여 전용 하드웨어를 설계하였다. 제안된 알고리즘의 많은 클럭의 연산 지연을 최소화 하기 위해서 파이프라인구조로 하드웨어를 설계하였다. 제안된 시스템은 VGA급(640ⅹ480) 해상도 영상을 250Mhz의 속도로 동작할 수 있다.

다국어 초록 (Multilingual Abstract)

Noise removal in image processing is required in a variety of fields such as object tracking, stereo vision and medical image reconstruction. To obtain accurate results, various video pre-processing is required. We propose a hardware architecture using FPGA to improve the processing speed with the Total Variation algorithm for noise removal from images. The proposed system can process 640ⅹ480 resolution images. After 10 cycles of operations, noise is removed from the noisy input image. First, the right, bottom and center pixel values and their differences are obtained. Second, pixels are added to the center of the operation parameters, and the difference between them and the values of the surrounding pixels. The operation parameters and the difference of the values of the surrounding pixels are reflected in the following operations. This process is repeated 10 times to remove noise in a noisy input image. The noise removal performance of this system is better than the performances with other systems. This system needs to carry out complex processes that require considerable computing power. We implemented the proposed system in hardware for real-time processing. The processing delay was 0.8ms. We designed a pipelined architecture to delay the operation. The proposed system can process images with resolution of 640 ⅹ480 at 250Mhz.

목차 (Table of Contents)

• Abstract 1
• 1. Introduction 3
• 2. Related Works 5
• 3. Algorithm 11
• 4. Hardware Architecture 13
• 4.1 Line Buffer 14
• 4.2 Obtaining the Difference Between Pixels 17
• 4.3 Adding the Difference Between Pixels to Center Pixel 20
• 5. Experimental Result 22
• 5.1 Experimental Environment 22
• 5.2 Simulation Result 24
• 5.3 Experimental Result 26
• 6. Conclusion 30
• 7. Future Work 31
• References 32
• Korean Abstract 34