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ア ァ カ サ ザ タ ダ ナ ハ バ パ マ ヤ ャ ラ ワ ヮ ン イ ィ キ ギ シ ジ チ ヂ ニ ヒ ビ ピ ミ リ ウ ゥ ク グ ス ズ ツ ヅ ッ ヌ フ ブ プ ム ユ ュ ル エ ェ ケ ゲ セ ゼ テ デ ヘ ベ ペ メ レ オ ォ コ ゴ ソ ゾ ト ド ノ ホ ボ ポ モ ヨ ョ ロ ヲ ―

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      순환 DFT에 기초한 페이저 연산 장치의 ASIC 구현 = An ASIC implementation of Phasor Measurement Unit based on Sliding-DFT

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      https://www.riss.kr/link?id=A102611311

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      목차 (Table of Contents)

      • Abstract
      • Ⅰ. 서론
      • Ⅱ. 순환 DFT에 기초한 페이저 연산 알고리즘과 오차영향해석
      • Ⅲ. 페이저 연산기의 곱셈기 공유 구조
      • Ⅳ. FPGA에 기초한 시스템 구현 및 시뮬레이션 결과
      • Abstract
      • Ⅰ. 서론
      • Ⅱ. 순환 DFT에 기초한 페이저 연산 알고리즘과 오차영향해석
      • Ⅲ. 페이저 연산기의 곱셈기 공유 구조
      • Ⅳ. FPGA에 기초한 시스템 구현 및 시뮬레이션 결과
      • Ⅴ. 결론
      • Reference
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