(A) design of power management system with digital circuit for ultra-low-power operation of IoT wireless application

국문 초록 (Abstract)

이 논문에서는 시스템온칩(SoC)의 전력 소비를 효과적으로 관리하기 위한 디지털 회로를 제안하고 이를 통해 디지털 회로뿐 아니라 아날로그 회로까지 효과적으로 제어할 수 있는 회로를 제안한다. 본 연구는 항상 깨어 있는 도메인과 power를 on off 시킬 수 있는 도메인의 분할을 통해 절전 모드에 들어갔을 때 전원을 꺼 전력 사용을 최소화하였을 뿐 아니라, Power gating 도메인에 전압을 공급하는 아날로그 회로인 MLDO의 전원을 디지털에서 동작모드에 따라서 자동적으로 제어할 수 있게 함으로써 아날로그의 전력 소모 또한 줄여 누설 전류를 최소화하였다. 서로 다른 전력 도메인 간의 유효한 값을 전달할 수 있게 Main FSM의 power sequence를 작성하였으며 다중 임계 전압, 다중 전압 도메인 및 클록 게이팅과 같은 기술을 사용하여 저전력을 구현하였다. 이 연구는 CMOS 55nm 공정을 사용하여 구현되었으며, 전력 제어 시스템을 통해 파워를 효과적으로 제어함으로써 전력 소비를 최소화하는 결과를 보여준다.

다국어 초록 (Multilingual Abstract)

In this thesis, a digital circuit is proposed to effectively manage the power consumption of a system-on-chip (SoC), which can control not only digital circuits but also analog circuits. This study not only minimizes the power consumption by turning off the power when entering the sleep mode through the division of the always awake domain and the domain that can be powered on and off, but also reduces the power consumption of the analog by automatically controlling the power of MLDO, an analog circuit that supplies voltage to the power gating domain, according to the operation mode in digital, thereby minimizing the leakage current. The power sequence of the main FSM was designed to pass valid values between different power domains, and techniques such as multiple threshold voltages, multiple voltage domains, and clock gating were utilized to achieve low power. This work has been implemented using CMOS 55nm process and shows the results of power consumption reduction by controlling the power effectively through power control system.

목차 (Table of Contents)

• 1. Introduction 1
• 2. Related Research 3
• 2.1 Power Consumption of SoC 3
• 2.2 Techniques to Reduce Power Consumption 7
• 2.2.1 Clock Gating 7
• 2.2.2 Multi Threshold Voltage 9
• 2.2.3 Multi Voltage Design 11
• 2.2.4 Power Gating 15
• 2.2.5 Summary of Power Reduction Techniques 21
• 3. Proposed Digital Power Management System Architecture 22
• 3.1 Top Block Diagram 25
• 3.2 Power Sequence of Main FSM 26
• 3.3 Additional Power Saving Techniques 30
• 4. Simulation Result 32
• 4.1 Simulation Shown the Power Sequence of the Main FSM 32
• 4.2 Simulation of Clock Gating when Entering Sleep Mode 34
• 4.3 Power Report Summary 35
• 4.4 Layout of Digital Circuit 37
• 5. Measurement 38
• 6. Performance Summary 41
• 7. Conclusion 42
• References 43
• Korean Abstract 46