Si 기판을 이용한 SOI MOSFET 제작 = SOI MOSFET fabrication using Si substrate

다국어 초록 (Multilingual Abstract)

As the effective channel length of Si device is shrinking, the devices have faced problems such as increased leakage current, threshold voltage roll-off, and degradation of sub-threshold slope. Thus, MOSFET on thin Si body on insulator (SOI) has widely been utilized in past decade to reduce these short channel effects. In this study, we report on the fabrication results of a deep sub-micron MOSFET after converting a bulk Si substrate into SOI type structure as an alternative of SOI wafer.
In order to separate thin top Si active layer from the underlying substrate, we processed the steps of channel definition, deep trench etch at both sides of channel, and thermal oxidation from the sides. The cross-sectional TEM examination indicated a SOI structure: V-shaped active layer with thickness less than 0.1μm floating on SiO2. Further fabrication processes of self-aligned S,D implant and contact formation yielded a sub-micron MOSFET. The device's threshold voltage with W/L=180nm/165nm was 0.22V, and the sub-threshold slope was unexpectedly large as 250mV/dec. The Id-Vd exhibited a linear relationship with variation of Vg due to the carrier velocity saturation in a sub-mircon MOSFET: . The device had also suffered from DIBL(Drain-Induced Barrier Lowering), showing the increased Id at high Vds with barrier lowering effect of ▵V ~ 630mV/V.
Overall device performance was not outstanding probably inherited to the unscaled oxide thickness, tox=10nm, and the sidewall interface states in oxides surrounding the channel.
It is however very meaningful that the SOI type structure was realized by using conventional bulk Si wafer and implemented for a sub-micron MOSFET.

목차 (Table of Contents)

• Ⅰ. 서 론 1
• Ⅰ-1. 연구의 목적 1
• Ⅰ-2. 연구의 배경 및 연구방법과 범위 2
• Ⅰ-2-1. 연구의 배경 2
• Ⅰ-2-2. 연구방법과 범위 3
• Ⅱ. 이론적 배경 6
• Ⅱ-1. SOI형 구조의 정의 및 특징 6
• Ⅱ-1-1. SOI형 구조의 정의 6
• Ⅱ-1-2. SOI형 구조의 특징 및 장단점 8
• Ⅱ-1-2-1. 고속 동작 8
• Ⅱ-1-2-2. 저 전력 소모 8
• Ⅱ-1-2-3. 래치 업(Latch-Up) 방지 10
• Ⅱ-1-2-4. 낮은 SER(Soft Error Rate) 11
• Ⅱ-1-2-5. SOI형 구조의 단점과 한계 12
• Ⅱ-2. SOI형 구조의 제작방법 14
• Ⅱ-2-1. SIMOX(Separation by Implanted Oxygen) 공정 14
• Ⅱ-2-2. 스마트 컷(Smart-Cut) 공정 15
• Ⅲ. SOI형 구조형성 및 MOSFET 소자제작 16
• Ⅲ-1. SOI형 구조형성 16
• Ⅲ-1-1. 마스크 필름 증착 공정 16
• Ⅲ-1-2. 마스크 필름 패터닝 공정 17
• Ⅲ-1-3. 활성 층 형성을 위한 Si 식각 공정 18
• Ⅲ-1-4. Bosch 공정을 통한 등방성 Si 식각 공정 19
• Ⅲ-1-5. 상부 Si을 분리하기 위한 산화 공정 21
• Ⅲ-1-6. Gap-fill 및 CMP 공정 22
• Ⅲ-2. SOI형 MOSFET 소자제작 24
• Ⅲ-2-1. 하드 마스크 필름 제거 및 바디 이온주입 공정 24
• Ⅲ-2-2. 게이트 필름 증착 공정 25
• Ⅲ-2-3. 게이트 패터닝 형성 공정 25
• Ⅲ-2-4. 게이트 spacer 형성 공정 26
• Ⅲ-2-5. N+ 소오스/드레인 형성 공정 27
• Ⅲ-2-6. 소오스/드레인 금속 접합 패드 형성 공정 27
• Ⅳ. MOSFET 소자제작 결과 30
• Ⅳ-1. 문턱전압 특성 30
• Ⅳ-2. S-Factor 특성 32
• Ⅳ-3. DIBL 특성 35
• Ⅳ-4. 게이트 전압에 따른 Ids-Vds 특성 36
• Ⅴ. 결론 및 고찰 41
• 참고문헌 44
• 감사의 글 47