본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 ...
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김영석 (동경대학교) ; Kim, Young Suk
2012
Korean
3D-IC ; TSV ; Bumpless ; WOW ; CMOS transistor
KCI등재
학술저널
71-78(8쪽)
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본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 ...
본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 $10{\mu}m$ 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.
다국어 초록 (Multilingual Abstract)
This paper describes trends in conventional scaling compared with advanced technologies such as 3D integration (3DI) and bumpless through-silicon via (TSV) processes, as well as the characteristics of CMOS (Complementary Metal Oxide Semiconductor) Log...
This paper describes trends in conventional scaling compared with advanced technologies such as 3D integration (3DI) and bumpless through-silicon via (TSV) processes, as well as the characteristics of CMOS (Complementary Metal Oxide Semiconductor) Logic device after thinning the wafers to less than $10{\mu}m$. Each module process including thinning, stacking, and TSV, is optimized for 3D Wafer-on-Wafer (WOW) application. Optimization results are discussed with valuable data in detail. Since vertical wiring of bumpless TSV can be connected directly to the upper and lower substrates by self-alignment, bumps are not necessary when TSV interconnects are used.
참고문헌 (Reference)
1 Y. S. Kim, "Ultra Thinning 300- mm Wafer down to 7-μm for 3D Wafer Integration on 45-nm Node CMOS Using Strained Silicon and Cu/Low-k Interconnects" IEEE 1-, 2009
2 F. Laermer, "U.S. Patent No. 5,501,893"
3 H. Kitada, "Surface Micro Roughness-Induced Leakage Current in Through-Silicon Via Interconnects" CNSE/SEMARECH 131-, 2011
4 Y. S. Kim, "Suppression of Defect Formation and Their Impact on Short Channel Effects and Drivability of pMOSFET with SiGe Source/Drain" 1-, 2006
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10 S. Tominaga, "Hybrid Electrochemical Mechanical Planarization Process for Cu Dual-Damascene Through-Silicon Via Using Non-Contact Electrode Pad" 49 (49): 2010
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11 Y. S. Kim, "Hot Spot Cooling Evaluation Using Closed-Channel Cooling System (C3S) for MPU 3DI Application" IEEE Electron Devices Society (EDS) 144-, 2011
12 T. Miyashita, "High-Performance and Low-Power Bulk Logic Platform Utilizing FET Specific Multiple-Stressors with Highly Enhanced Strain and Full-Porous Low-k Interconnects for 45-nm CMOS Technology" 251-, 2007
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18 C. C. Liu, "Bridging the Processor-Memory Performance Gap with 3D IC Technology" 22 (22): 556-, 2005
19 H. -S. Wong, "Beyond the Conventional Transistor" 46 (46): 133-, 2002
20 Y. S. Kim, "Advanced Wafer Thinning Technology and Feasibility Test for 3D Integration"
21 S. E. Thompson, "A Logic Nanotechnology Featuring Strained-Silicon" 25 (25): 191-, 2004
LED용 Si 기판의 저비용, 고생산성 실리콘 관통 비아 식각 공정
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
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2022 | 평가예정 | 계속평가 신청대상 (계속평가) | |
2021-12-01 | 평가 | 등재후보로 하락 (재인증) | |
2018-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2015-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2011-06-28 | 학술지명변경 | 한글명 : 마이크전자 및 패키징학회지 -> 마이크로전자 및 패키징학회지외국어명 : The Microelectronics and Packaging Society -> Jornal of the Microelectronics and Packaging Society | |
2011-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2009-01-01 | 평가 | 등재 1차 FAIL (등재유지) | |
2007-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2004-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2003-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | |
2001-07-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.48 | 0.48 | 0.43 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.39 | 0.35 | 0.299 | 0.35 |