반도체 패키지용 PCB의 구조 모델링 방법에 따른 패키지의 warpage 수치적 연구 = Numerical Study on Package Warpage as Structure Modeling Method of Materials for a PCB of Semiconductor Package

국문 초록 (Abstract)

본 논문에서는 수치해석을 사용하여 반도체용 패키지에 적용된 인쇄회로기판 (PCB(printed circuit board)) 구조를 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용하여 warpage를 해석함으로써 단일 구조 PCB 모델링의 유용성을 분석하였다. 해석에는 3층과 4층 회로층을 갖는 PCB가 사용되었다. 또한 단일 구조 PCB의재료 특성값을 얻기 위해 실제 제품을 대상으로 측정을 수행하였다. 해석 결과에 의하면 PCB를 다층 구조로 모델링한 경우에 비해 단일 구조로 모델링한 경우에 warpage가 증가하여 PCB 구조의 모델링에 따른 warpage 분석결과가 분명한 유의차가 있었다. 또한, PCB의 회로층이 증가하면 PCB의 기계적 특성인 탄성계수와 관성모멘트가 증가하여 패키지의warpage가 감소하였다.

다국어 초록 (Multilingual Abstract)

In this paper, we analyzed the usefulness of single-structured printed circuit board (PCB) modeling by using numerical analysis to model the PCB structure applied to a package for semiconductor purposes and applying modeling assuming a single structure. PCBs with circuit layer of 3rd and 4th were used for analysis. In addition, measurements were made on actual products to obtain material characteristics of a single structure PCB. The analysis results showed that if the PCB was modeled in a single structure compared to a multi-layered structure, the warpage analysis results resulting from modeling the PCB structure would increase and there would be a significant difference. In addition, as the circuit layer of the PCB increased, the mechanical properties of the PCB, the elastic coefficient and inertia moment of the PCB increased, decreasing the package's warpage.

참고문헌 (Reference)

1 Y. L. Tzeng, "Warpage and Stress Characteristic Analyses on Package-on-Package (PoP) Structure" IEEE 482-, 2007

2 W. Sun, "Warpage Simulation and DOE Analysis with Application in Package-on-Package Development" IEEE 244-, 2008

3 W. Sun, "Simulation Study on the Warpage Behavior and Board-level Temperature Cycling Reliability of PoP Potentially for High-speed Memory Packaging" IEEE 978-, 2008

4 조승현, "PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타 설계에 관한 연구" 한국마이크로전자및패키징학회 22 (22): 75-81, 2015

5 M. Y. Tsi, "Investigation of thermomechanical behaviors of flip chip BGA packages during manufacturing process and thermal cycling" 27 (27): 568-, 2004

6 R. Darveaux, "Interface Failure in Lead Free Solder Joints" 906-, 2006

7 조승현, "FCCSP용 기판의 warpage에 미치는 설계인자와 두께편차 영향에 대한 수치적 해석" 한국마이크로전자및패키징학회 19 (19): 57-62, 2012

8 S. H. Cho, "Estimation of warpage and thermal stress of IVHs in flip–hip ball grid arrays package by FEM" 48 (48): 300-, 2008

9 C. M. Ryder, "Embedded components: A comparative analysis of reliability" 3156-, 2011

10 J. H. Lau, "Effects of Build-Up Printed Circuit Board Thickness in the Solder Joint Reliability of a Wafer Level Chip Scale Package(WLCSP)" 25 (25): 51-, 2002

11 T. Y. Tee, "Board level solder joint reliability modeling and testing of TFBGA packages for telecommunication applications" 43 : 1117-, 2003