1 양준원, "고전압용 LDI 칩의 정전기 보호를 위한 EDNMOS 소자의 특성 개선" 사단법인 통신위성우주산업연구회 7 (7): 18-24, 2012
2 J. H. Lee., "Novel ESD protection structure with embedded SCRLDMOS for smart power technology" 156-161, 2002
3 M. D. Ker, "Lateral SCR devices with low-voltage high-current triggering characteristics for output ESD protection in submicron CMOS technology" 45 : 849-860, 1998
4 G. Bosselli., "Investigations on double diffused MOS(DMOS)transistors under ESD zap conditions" 11-18, 1999
5 M. P. J. Mergens., "High holding current SCRs(HHI-SCR)for ESD Protection and latch-up Immune IC operation" 14-21, 2002
6 M. Streibl., "Harnessing the base-pushout effect for ESD protection in bipolar and BiCMOS technologies" 73-82, 2002
7 B. C. Jeon., "ESD characterization of grounded-gate NMOS with 0. 35um/18V technology employing transmission line pulser(TLP)test" 362-372, 2002
8 양준원, "DDIC 칩의 정전기 보호 소자로 적용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘 분석" 사단법인 통신위성우주산업연구회 8 (8): 36-43, 2013
9 양준원, "CPS 이온주입을 통한 NEDSCR 소자의 정전기 보호 성능 개선" 사단법인 통신위성우주산업연구회 8 (8): 45-53, 2013
10 S. Dabral., "Basic ESD and I/O Design" John Wiley 1998
1 양준원, "고전압용 LDI 칩의 정전기 보호를 위한 EDNMOS 소자의 특성 개선" 사단법인 통신위성우주산업연구회 7 (7): 18-24, 2012
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10 S. Dabral., "Basic ESD and I/O Design" John Wiley 1998
11 M. P. J. Mergens., "Analysis of lateral DMOS power devices under ESD stress conditions" 47 : 2128-2137, 2000
12 C. H. Lai., "A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad" 25 : 328-330, 2004
13 A. Chatterjee., "A low-voltage triggering SCR for on-chip ESD protection at output and input pads" 12 : 21-22, 1991
14 M. D. Ker., "A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's" 32 : 38-51, 1997