본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼...
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국문 초록 (Abstract)
본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼...
본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서. 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture (AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.
다국어 초록 (Multilingual Abstract)
In this paper, we propose a novel Globally Asynchronous, Locally Dynamic System (GALDS) bus and demonstrate its performance. The proposed GALDS bus is the bidirectional multitasking bus with the segmented bus architecture supporting the concurrent ope...
In this paper, we propose a novel Globally Asynchronous, Locally Dynamic System (GALDS) bus and demonstrate its performance. The proposed GALDS bus is the bidirectional multitasking bus with the segmented bus architecture supporting the concurrent operation of multi-masters and multi-slaves. By analyzing system tasks, the bus architecture chooses the optimal frequency for each IP among multiples of bus frequency and thus we can reduce the overall power consumption. For efficient data communications between IPs operating in different frequencies, we designed an asynchronous and bidirectional FIFO based on an asynchronous wrapper with hand-shaking interface. In addition, since systems can be easily expandable by inserting bus segments, the proposed architecture has advantages in IP reusability and structural flexibility. As a test example, a four-segment bus having four masters and four slaves were designed by using Verilog HDL. We demonstrate multitasking operations with read/write data transfers by simulation when the ratios of operation frequency are 1:1, 1:2, 1:4 and 1:8. The data transfer mode is a 16 burst increment mode compatible with Advanced Microcontroller Bus Architecture (AMBA). The maximum operation latency of the proposed GALDS bus is 22 clock cycles for the bus write operation, and 44 clock cycles for read.
목차 (Table of Contents)
참고문헌 (Reference)
1 M. Krstic, "System integration by request-driven GALS design" 153 (153): 362-372, 2006
2 Kenneth Y. Yun, "Pausible Clocking:A First Step Toward Heterogeneous Systems" 118-123-7-9, 1996
3 T. Seceleanu, "On-Chip Segmented Bus:A Self-Timed Approach" 216-220-25-28, 2002
4 A.R.Ravi, "Globally-Asynchronous,Locally-Synchronous Wrapper Configurations for Point-to-Point and Multi-Point Dara Communication" B.E.Banfalore University 2001
5 Krstic, M., "Globally Asynchronous,Locally Synchronous Circuits:Overview and Outlook" 24 (24): 430-441, 2007
6 Atanu Chattopadhyay, "GALDS:A Complete Framework for Designing Multiclock ASICs and SoCs" 13 (13): 641-654, 2005
7 G. Magkilis, "Dynamic Frequency and Voltage Scaling for a Multiple- clock-domain Microprocessor" 23 (23): 62-68, 2003
8 Kulmala, A., "Comparison of GALS and Synchronous Architectures with MPEG-4 Video Encoder on Multiprocessor System-on-Chip FPGA" 83-88, 2006
9 ARM Ltd., "AMBA™ Specification, Rev 2.0.Reference Nr ARM IHI0011A, May 13" ARM Ltd. 1999
10 P. Teehan, "A Survey and Taxonomy of GALS Design Styles" 24 (24): 418-428, 2007
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디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 A/D 변환기
Ag 페이스트를 소스와 드레인 전극으로 사용한 OTFT-OLED 어레이 제작
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
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2014-01-21 | 학회명변경 | 영문명 : The Institute Of Electronics Engineers Of Korea -> The Institute of Electronics and Information Engineers | |
2012-09-01 | 평가 | 학술지 통합(등재유지) | |
2011-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2007-10-04 | 학술지명변경 | 한글명 : 전자공학회논문지 - SD</br>외국어명 : SemiconductorandDevices | |
2007-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2005-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2002-07-01 | 평가 | 등재학술지 선정(등재후보2차) | |
2000-01-01 | 평가 | 등재후보학술지 선정(신규평가) |