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- 저자 : 박진형(Jinhyeong Park) (검색결과 57 건)
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Literature Review of Research on Models in Mathematics Education
박진형,이경화,Park, JinHyeong,Lee, Kyeong-Hwa The Korea Society of Educational Studies in Mathem 2014 수학교육학연구 Vol.24 No.3
There have been many discussions of models in mathematics education. Although there has been some agreement regarding the importance of clarifying perspectives on the concept and didactic significance of models, there is still no clear consensus on these issues. This study examines articles focused on models in mathematics education in order to clarify theoretical perspectives on models in the research community. The results of this study show that there are three perspectives on models in mathematics education and that these perspectives are closely related to researchers' ontological stances on mathematical knowledge and interpretations of the epistemological role of the model.
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전기자동차 잔여 주행 거리 예측을 위한 배터리 상태 추정기반 전압 예측 알고리즘
박진형(Jinhyeong Park),김재원(Jaewon Kim),송현식(Hyun-Sik Song),김종훈(Jonghoon Kim) 전력전자학회 2021 전력전자학술대회 논문집 Vol.2021 No.11
본 논문에서는 전기자동차의 효율적인 에너지 관리 및 잔여 주행거리 예측을 위한 배터리 전압 예측 알고리즘을 제안한다. 제안하는 알고리즘은 기존 배터리의 대용량 실험 데이터를 사용하지 않는 조건에서 예측 가능한 방법론을 제시하였다. 또한, 본 논문에서는 예측 알고리즘 설계시 발생할 수 있는 문제점을 보완하는 과정 및 이론적 배경을 전기적 특성 실험 기반 시뮬레이션을 통해 진행한다.
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박진형(Jinhyeong Park),성순용(Soonyong Seong) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.12
고유 캐쉬를 가지는 공유 메모리 다중 프로세서 시스템에서는 프로세서의 수가 증가할수록 캐쉬 메모리내에 공유되는 블럭의 수와 네트워크를 통해 전송되는 메시지의 수가 확률적으로 증가하게 된다. 따라서 프로세서의 공유 블럭 참조로 인한 캐쉬 데이타의 충돌 현상이 지연 시간을 유발하는데, 이를 효과적으로 제어하면서 시스템의 성능을 높게 유지하기는 쉽지 않다. 본 논문에서는 데이타 엑세스 지연 시간을 단축시킴으로써 각 프로세서의 가동률을 높이고 전체 시스템의 성능을 향상시키는 프로토콜을 설계하고 이산적 사건 위주 시뮬레이션을 통해 시스템의 성능을 측정해 보았다. 연결 리스트를 이용한 디렉토리 방식에서 다중 체인을 사용한 모델을 제시하여 각 프로세서의 공유 블럭 참조로 인한 지연 시간이 프로세서 가동률에 미치는 영향을 프로세서 개수, read 비율 그리고 공유 블럭의 참조율 등을 변화시켜 가면서 분석해 본 결과 기존의 체인 방식보다 성능이 향상됨을 보였다. As the number of processors increases, blocks shared in cache memory and messages transmitted through the network are probabilistically increasing in shared-memory large-scale multiprocessor systems using private cache for each processor. Therefore, each processor's reference to a shared block causes cache coherence problem which results in latency time, and it is not ease to maintain the high level of performance with effective handling of this problem. In this paper, we design a protocol which reduces data access latency time and thereof enhances the processor utilization and total system power, and then estimate system performance using discrete event-driven simulation. The model presented in this paper makes use of multi-chain in the chained directory approach. As a result of simulation based on the number of processors, the read ratio, the degree of sharing to a shared block and so on, we show that the multi-chain directory approach has a better performance than the single-chain one.
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