전류구동 CMOS 다치 논리 회로설계 최적화연구

최재석,Choi, Jai-Sock 한국융합신호처리학회 2005 융합신호처리학회 논문지 (JISPS) Vol.6 No.3

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다. The implementation of Multiple-Valued Logic(MVL) based on Current-Mode CMOS Logic(CMCL) circuits has recently been achieved. In this paper, four-valued Unary Multiple-Valued logic functions are synthesized using current-mode CMOS logic circuits. We properly make use of the fact that the CMCL addition of logic values represented using discrete current values can be performed at no cost and that negative logic values are readily available via reversing the direction of current flow. A synthesis process for CMCL circuits is based upon a logically complete set of basic elements. Proposed algorithm results in less expensive realization than those achieved using existing techniques in terms of the number of transistors needed. As an alternative to the cost-table techniques Universal Unary Programmable Circuit (UUPC) for a unary function is also proposed.

저 전력 곱셈 연산을 위한 저 전력 4-2 압축회로 설계

정수남(Su-Nam Jung),김정범(Jeong-Beom Kim) 한국정보기술학회 2017 한국정보기술학회논문지 Vol.15 No.4

In this paper, we propose a low-power 4-2 compressor for low-power multiplication. The demand for low-power multipliers is increasing in various applications of low-power computing systems. Partial product summation stages account for a significant portion of the low-power multiplier. The partial product summation stage is composed of the 4-2 compressor. The proposed circuit is composed of XOR-XNOR, XOR, and multiplexer. To achieve low-power circuit, we utilize the optimized XOR-XNORs and implemented with 40 transistors. Comparing with the conventional circuit, the proposed circuit achieves the reduction of the power consumption by 15.8% and the power-delay-product (PDP) by 16.4%. The validity and effectiveness of the proposed circuit are verified through the SPICE simulation with 0.18um CMOS standard technology.

전류모드 CMOS 4치 논리회로를 이용한 고성능 곱셈기 설계

김종수,김정범,Kim, Jong-Soo,Kim, Jeong-Beom 한국전기전자학회 2005 전기전자학회논문지 Vol.9 No.1

This paper proposes a high performance multiplier using CMOS multiple-valued logic circuits. The multiplier based on the Modified Baugh-Wooley algorithm is designed with current-mode CMOS quaternary logic circuits. The multiplier is functionally partitioned into the following major sections: partial product generator block(binary-quaternary logic conversion block), current-mode quaternary logic full-adder block, and quaternary-binary logic conversion block. The proposed multiplier has 4.5ns of propagation delay and 6.1mW of power consumption. This multiplier can easily adapted to the binary system by the encoder and the decoder. This circuit is designed with 0.35um standard CMOS process at 3.3V supply voltage and 5uA unit current. The validity and effectiveness are verified through the HSPICE simulation. 본 논문에서는 CMOS 다치 논리회로를 이용한 고성능 곱셈기를 제안하였다. 이 곱셈기는 Modified Baugh-Wooley 곱셈 알고리즘과 전류모드 4치 논리회로를 적용하여 트랜지스터의 수를 감소시키고 이에 따른 상호연결 복잡도를 감소시켜 곱셈기 성능을 향상시켰다. 제안한 회로는 전압모드 2진 논리신호를 전류모드 4치 논리신호로 확장하는 동시에 부분 곱을 생성하고 4치 논리 가산기를 통해 가산을 수행 후 전류모드 4치-2진 논리 변환 디코더를 이용하여 출력을 생성한다. 이와 같이 곱셈기의 내부는 전류모드 4치 논리로 구성하였으며 입출력단은 전압모드 2진 논리회로의 입,출력을 사용함으로써 기존의 시스템과 완벽한 호환성을 갖도록 설계하였다. 이 곱셈기는 6.1mW의 소비전력과 4.5ns의 전달지연을 보였으며, 트랜지스터 수는 두 개의 비교 대상 회로에 비해 60%, 43% 노드 수는 46%, 35% 감소하였다. 설계한 회로는 3.3V의 공급전원과 단위전류 5uA를 사용하여, 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, HSPICE를 사용하여 그 타당성을 입증하였다.

다치양자논리에 의한 다중제어 Toffoli 게이트의 실현

박동영 ( Dong Young Park ) 한국항행학회 2012 韓國航行學會論文誌 Vol.16 No.1

다중제어 Toffoli(multiple-control Toffoli, MCT) 게이트는 원시 게이트에 의존적인 양자 기술을 필요로 하는 매크로 레벨 다치(multiple-valued) 게이트이며, Galois Field sum-of-product(GFSOP)형 양자논리 함수의 합성에 사용되어 왔다. 가역 논리는 저전력 회로 설계를 위한 양자계산(quantum computing, QC)에서 매우 중요하다. 본 논문은 먼저 GF4 가역 승산기를 제안한 후 GF4 승산기 기반의 quaternary MCT 게이트 실현을 제안하였다. MCT 게이트 실현을 위한 비교에서 제안한 MCT 게이트가 다중제어 입력이 증가할수록 종전의 작은 MCT 게이트 합성 방법보다 원시 게이트 수와 게이트 지연을 상당량 줄일 수 있음을 보였다. Multiple-control Toffoli(MCT) gates are macro-level multiple-valued gates needing quantum technology dependent primitive gates, and have been used in Galois Field sum-of-product (GFSOP) based synthesis of quantum logic circuit. Reversible logic is very important in quantum computing for low-power circuit design. This paper presents a reversible GF4 multiplier at first, and GF4 multiplier based quaternary MCT gate realization is also proposed. In the comparisons of MCT gate realization, we show the proposed MCT gate can reduce considerably primitive gates and delays in contrast to the composite one of the smaller MCT gates in proportion to the multiple-control input increase.

Sub-Threshold 회로를 이용한 초 저 전력 32-비트 파이프라인 MAC(multiplication-and-accumulation) 회로 설계

이성태(Sung-Tae Lee),김정범(Jeong-Beom Kim) 한국정보기술학회 2011 한국정보기술학회논문지 Vol.9 No.7

This paper proposes an ultra low-power 32-bit pipelined MAC(multiplication-and-accumulation) unit which is operated by MOS transistor for reducing power consumption in sub-threshold region. In the proposed circuit, MOS transistor is operating in the sub-threshold voltage to reduce the power consumption. The designed MAC unit has modified Booth algorithm and three stage pipeline structure. The number of transistor is reduced by 10% with proposed 4-2 compressor. The validity and effectiveness are verified through the HSPICE simulation. The proposed circuit is operated at 166㎻@500㎑ under the 0.4V supply voltage.

곱셈 회로를 이용한 OCT의 신호처리에 관한 연구

신성욱,김영관,김용평 경희대학교 레이저공학연구소 2006 레이저공학 Vol.17 No.-

We perfoliued analog signal processing for the improvement of OCT images using multiplication circuit. To compress the relative variations in signal for different sample depths, we multiplied envelope wavefoini by exponential waveform.

Reduced-Complexity k-best Decoder for LTE Standard

Shirly Edward.A,Malarvizhi.S 보안공학연구지원센터 2015 International Journal of Multimedia and Ubiquitous Vol.10 No.3

This paper presents a VLSI implementation of reduced -complexity and reconfigurable MIMO(Multiple-Input Multiple-Output) signal detector targeting 3GPP-LTE standard. In recent wireless communication system, MIMO technology is considered as the key technique in LTE to meet the target. Maximum Likelihood (ML) detection is the optimal detection algorithm for MIMO systems. FPGA implementation of ML detector becomes infeasible as its complexity grows exponentially with the increase in number of antennas. Therefore, we propose a modified K-best detector algorithm which employs parallel and distributed sorting strategy combined with bitonic sorter that has near-ML detection solution. The design was implemented targeting Xilinx Spartan 6 device and the resource utilization results are presented and the performance comparison with the literature was also done. The total on-chip power estimated is 213mW.

Single-Electron Pass-Transistor Logic with Multiple Tunnel Junctions and Its Hybrid Circuit with MOSFETs

조영균,정윤하 한국전자통신연구원 2004 ETRI Journal Vol.26 No.6

To improve the operation error caused by the thermal fluctuation of electrons, we propose a novel singleelectron pass-transistor logic circuit employing a multipletunnel junction (MTJ) scheme and modulate a parameters of an MTJ single-electron tunneling device (SETD) such as the number of tunnel junctions, tunnel resistance, and voltage gain. The operation of a 3-MTJ inverter circuit is simulated at 15 K with parameters Cg=CT=Cclk=1 aF, RT=5 MΩ, Vclk=40 mV, and Vin=20 mV. Using the SETD/MOSFET hybrid circuit, the charge state output of the proposed MTJ-SETD logic is successfully translated to the voltage state logic.

리튬-이온 배터리팩의 전압안정화회로 설계

황호석,남종하,최진홍,장대경,박민기 전력전자학회 2004 전력전자학회 논문지 Vol.9 No.2

PDA, 스마트폰, UPS 및 전기자동차와 같은 전기적 장치의 전력공급을 위하여 배터리가 직렬로 연결된 다중 셀을 만들어 일반적으로 사용한다. 이 경우 개별 셀 전압의 편차가 발생되면 배터리의 수명과 용량은 낮아지게 된다. 셀에서 전압의 안정화상태를 유지하기 위한 셀 전압을 안정화시키는 효율적인 방법은 없어서는 안 될 중요한 사항이다. 본 논문에서는 휴대형 가전기기에 적용하기 위해 마이크로컨트롤러를 사용한 다중 셀용 밸런싱 회로의 설계에 대하여 제안한다. 밸런싱 시스템은 충전되는 주기 동안 밸런싱 동작을 이행하며 마이크로컨트롤러로서 제어된다. 제안된 방법은 충전기와 레코드를 사용하여 실험을 통해 증명하였다. 실험결과에서 개별 배터리의 용량, 수명, 성능이 향상됨을 보여준다. For a power source of usual electronic devices such as PDA, smart phone, UPS and electric vehicle, the battery made of serially connected multiple cells is generally used. In this case, if there are some unbalanced among cell voltages, the total lifetime and the total capacity of the battery are limited to a lower value. To maintain a balanced condition in cells, an effective method of regulating the cell voltage in indispensable. In this paper, we propose the design of a balancing circuit for electronic appliances. The balancing system was controlled by a micro-controller which enables to implement the balancing action during charging period. Proposed method has been verified by the experiment using the charger and recorder. The experimental results show that the individual battery equalization can improve battery capacity and battery lifetime and performance through an extended operational time.

A Study on the Parallel Multiplier over $GF(3^m)$ Using AOTP

한성일,황종학,Han, Sung-Il,Hwang, Jong-Hak Institute of Korean Electrical and Electronics Eng 2004 전기전자학회논문지 Vol.8 No.2

본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 $neuron(\nu)MOS$ Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 $GF(3^m)$상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 $0.35{\mu}m$ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 $4{\mu}W$, 출력은 ${\pm}0.1V$이내의 전압레벨을 유지하는 것을 알 수 있다. In this paper, a parallel Input/Output modulo multiplier, which is applied to AOTP(All One or Two Polynomials) multiplicative algorithm over $GF(3^m)$, has been proposed using neuron-MOS Down-literal circuit on voltage mode. The three-valued input of the proposed multiplier is modulated by using neuron-MOS Down-literal circuit and the multiplication and Addition gates are implemented by the selecting of the three-valued input signals transformed by the module. The proposed circuits are simulated with the electrical parameter of a standard $0.35{\mu}m$CMOS N-well doubly-poly four-metal technology and a single +3V supply voltage. In the simulation result, the multiplier shows 4 uW power consumption and 3 MHzsampling rate and maintains output voltage level in ${\pm}0.1V$.