IPC-based Dynamic SM management on GPGPU for Executing AES Algorithm

Dong Oh Son(손동오),Hong Jun Choi(최홍준),Cheol Hong Kim(김철홍) 한국컴퓨터정보학회 2020 韓國컴퓨터情報學會論文誌 Vol.25 No.2

최신 GPU는 GPGPU를 활용하여 범용 연산이 가능하다. 뿐만 아니라, GPU는 내장된 다수의 코어를 활용하여 강력한 연산 처리량을 제공한다. AES 알고리즘은 다수의 병렬 연산을 요구하지만 CPU 구조에서는 효율적인 병렬처리가 이뤄지지 않는다. 따라서, 본 논문에서는 강력한 병력 연산 자원을 활용하는 GPGPU 구조에서 AES 알고리즘을 수행함으로써 AES 알고리즘 처리시간을 줄여보았다. 하지만, GPGPU 구조는 AES 알고리즘 같은 암호알고리즘에 최적화되어 있지 않다. 그러므로 AES 알고리즘에 최적화될 수 있도록 재구성 가능한 GPGPU 구조를 제안하고자 한다. 제안된 기법은 SM의 개수를 동적으로 할당하는 IPC 기반 SM 동적 관리 기법이다. IPC 기반 SM 동적 관리 기법은 GPGPU 구조에서 동작하는 AES의 IPC를 실시간으로 반영하여 최적의 SM의 개수를 동적으로 할당한다. 실험 결과에 따르면 제안된 동적 SM 관리 기법은 기존의 GPGPU 구조와 비교하여 하드웨어 자원을 효과적으로 활용하여 성능을 크게 향상시켰다. 일반적인 GPGP 구조와 비교하여, 제안된 기법의 AES의 암호화/복호화는 평균 41.2%의 성능 향상을 보여준다. Modern GPU can execute general purpose computation on the graphic processing unit, and provide high performance by exploiting many core on GPU. To run AES algorithm efficiently, parallel computational resources are required. However, computational resource of CPU architecture are not enough to cryptographic algorithm such as AES whereas GPU architecture has mass parallel computation resources. Therefore, this paper reduce the time to execute AES by employing parallel computational resource on GPGPU. Unfortunately, AES cannot utilize computational resource on GPGPU since it isn’t suitable to GPGPU architecture. In this paper, IPC based dynamic SM management technique are proposed to efficiently execute AES on GPGPU. IPC based dynamic SM management can increase and decrease the number of active SMs by using IPC in run-time. According to simulation results, proposed technique improve the performance by increasing resource utilization compared to baseline GPGPU architecture. The results show that AES improve the performance by 41.2% on average.

AES 암호 알고리즘을 위한 고속 8-비트 구조 설계

이제훈,임덕규 한국융합보안학회 2017 융합보안 논문지 Vol.17 No.2

본 논문은 새로운 8-비트 AES (advanced encryption standard) 암호회로 설계를 제안한다. 대부분 8-비트 AES 암호회로는 성능을 희생시켜 하드웨어 크기를 줄인다. 제안한 AES는 2개의 분리된 S-box들을 갖고, 라운드 연산과 키 생성을 병렬로 연산함으로써, 고속 암호 연산이 가능하다. 제안된 AES 구조의 동작 실험 결과, 제안된 AES-128 구조의 최대 연산 지연은 13.0ns의 크기를 갖고, 77MHz의 최대 동작 주파수로 동작함을 확인하였다. 제안된 AES 구조의 성능은15.2Mbps가 된다. 결론적으로, 제안된 AES의 성능은 기존 8-비트 AES 구조에 비해 1.54배 향상된 성능을 갖고, 회로크기 증가는 1.17배 증가로 제한된다. 제안된 8비트 구조의 AES-128은 8비트 연산 구조 채택에 따른 성능 감소를 줄이면서 저면적 회로로 구현된다. 제안된 8비트 AES는 고속 동작이 필요한 IoT 어플리케이션에 활용될 것으로 기대된다. This paper presents new 8-bit implementation of AES. Most typical 8-bit AES designs are to reduce the circuit area by sacrificing its throughput. The presented AES architecture employs two separated S-box to perform round operation and key generation in parallel. From the simulation results of the proposed AES-128, the maximum critical path delay is 13.0ns. It can be operated in 77MHz and the throughput is 15.2 Mbps. Consequently, the throughput of the proposed AES has 1.54 times higher throughput than the other counterpart although the area increasement is limited in 1.17 times. The proposed AES design enables very low-area design without sacrificing its performance. Thereby, it can be suitable for the various IoT applications that need high speed communication.

Key Recovery Attacks on HMAC with Reduced-Round AES

Ga-Yeon Ryu(류가연),Deukjo Hong(홍득조) 한국컴퓨터정보학회 2018 韓國컴퓨터情報學會論文誌 Vol.23 No.1

It is known that a single-key and a related-key attacks on AES-128 are possible for at most 7 and 8 rounds, respectively. The security of CMAC, a typical block-cipher-based MAC algorithm, has very high possibility of inheriting the security of the underlying block cipher. Since the attacks on the underlying block cipher can be applied directly to the first block of CMAC, the current security margin is not sufficient compared to what the designers of AES claimed. In this paper, we consider HMAC-DM-AES-128 as an alternative to CMAC-AES-128 and analyze its security for reduced rounds of AES-128. For 2-round AES-128, HMAC-DM-AES-128 requires the precomputation phase time complexity of 2<SUP>97</SUP> AES, the online phase time complexity of 2<SUP>98.68</SUP> AES and the data complexity of 2<SUP>98</SUP> blocks. Our work is meaningful in the point that it is the first security analysis of MAC based on hash modes of AES.

영어작문의 과정적 글쓰기에서 자동작문평가(Automated Essay Scoring)의 효과

최재호 ( Jae Ho Choi ) 한국교육정보미디어학회(구 한국교육정보방송학회) 2011 교육정보미디어연구 Vol.17 No.2

영어 학습자의 증가와 국제화된 의사소통은 영어작문 능력에 대한 필요성을 증대시키고 있다. 실증적 연구의 결과와 언어 학습 이론들이 효과적인 작문 수업을 위한 피드백의 중요성을 강조하고 있지만, 효과적인 피드백을 위해 교사가 들여야 하는 시간과 노력을 고려해볼 때, 현실적 적용의 어려움이 많다. 이에 따라, 교사의 피드백을 도울 수 있는 도구로 Automated Essay Scoring(AES)가 점차 관심을 받게 되었다. AES는 학생과 교사에게 작문을 돕는 형성적 평가 도구로 활용될 수 있다. 이 연구는 AES가 영어 작문의 질과 정확성의 향상에 미치는 영향을 AES 통합의 유형과 영어 학습 환경에 따라 비교 연구하였다. AES program으로는 ETS에서 개발한 Criterion을 사용하였으며, AES 통합 유형은 3가지(No-AES, 선택적 AES, 통합적 AES)로 구분하고 영어 학습 환경은 미국(ESL)과 한국(EFL)로 나누었다. 한국과 미국의 대학에서 영어작문 수업을 듣는 대학생 172명이 참여하였으며, 학생들의 작문자료를 수집하여 분석하였다. 학생들의 작문은 전체적인 질(質)과 정확성 향상의 측면에서 평가되었다. 분석 결과, ESL과 EFL의 영어학습 환경 모두에서 통합적 AES 집단이 다른 두 집단보다 작문의 질과 정확성의 향상에 더욱 우수한 결과를 보였다. 하지만 영어 학습 환경이 작문의 질과 정확성에 미치는 영향은 통계적 유의성을 보이지 않았다. 연구 결과는 자동 작문 평가 시스템이 과정적 글쓰기와 통합적으로 활용될 때, 작문의 질과 정확성의 향상에 이바지할 수 있음을 밝혔다. 자동 작문 평가 시스템의 통합적 활용은 연구에서 제시되 피드백 모형의 효과를 실증적으로 보여준 것으로 향후 자동 평가 시스템과 같은 교육 프로그램의 활용 모델을 제시하였다. The growing number of English Language Learners(ELLs) and globalized communications are factors making English writing instruction a critical educational concern in many countries around the world. While empirical research findings and theories related to language learning have suggested instructive interactions, the considerable amount of time and efforts required for instructive interactions have hindered effective writing instruction. As a result, Automated Essay Scoring(AES) had gain attention of educators as a formative assessment tool, which provides assistive writing resources to teachers and students. This study examined the effects of types of AES integration - No-AES, Optional-AES, and Integrated-AES - and English learning contexts - ESL and EFL - in improving English writing quality. One hundred seventy two ELL students participated in this study from an ESL program at a U. S. university and an EFL program at a Korean university. Students received writing instruction under different types of AES integration settings and English learning contexts for the 8-week intervention period. Students` essays were collected and assessed for analysis. The analysis results revealed that the types of AES integration significantly influenced writing quality of each writing assignments in terms of holistic quality and accuracy. The Integrated-AES group received significantly higher holistic scores of the first drafts and the final revisions than the Optional-AES and the No-AES groups. In addition, the Integrated-AES group improved holistic scores and reduced errors significantly more than the Optional-AES and No-AES groups. The findings suggest that AES is an effective instructional tool as a formative assessment tool when it is integrated with writing instruction and process.

AES/LEA 기반 이중블록길이 해쉬함수에 대한 효율성 분석

김도원(Dowon Kim),김종성(Jongsung Kim) 한국정보보호학회 2016 정보보호학회논문지 Vol.26 No.6

본 논문에서는 블록암호를 기반으로 하는 대표적인 이중블록길이 해쉬함수 Abreast-DM, HIROSE, MDC-2, MJH, MJH-Double에 미연방표준암호 AES와 국내경량암호 LEA를 삽입하였을 때, 각각에 대한 효율성을 비교 분석하였다. AES는 공개된 최적화 소스코드를, LEA는 자체 구현한 소스코드를 이용하였다. 그 결과, 일반적으로 LEA 기반 해쉬함수가 AES 기반 해쉬함수보다 더 효율적이었다. 속도 면에서, Abreast-DM을 제외한 모든 해쉬함수에서 LEA가 AES보다 6%~19% 정도 더 빨랐다. 메모리 면에서도 AES의 고속구현 테이블로 인해 LEA가 20~30배의 효율성을 가졌다. We analyze the efficiency of the double-block-length hash functions, Abreast-DM, HIROSE, MDC-2, MJH, MJH-Double based on AES or LEA. We use optimized open-source code for AES, and our implemented source code for LEA. As a result, the hash functions based on LEA are generally more efficient than those, based on AES. In terms of speed, the hash function with LEA are 6%~19% faster than those with AES except for Abreast-DM. In terms of memory, the hash functions with LEA has 20~30 times more efficient than those with AES.

AES-NI를 이용한 VPN 암호화 가속화

정진표(Jin-pyo Jeong),황준호(Jun-ho Hwang),한근희(Keun-hee Han),김석우(Seok-woo Kim) 한국정보보호학회 2014 정보보호학회논문지 Vol.24 No.6

IPSec 기반의 VPN에서는 데이터의 암호화 안전성 및 성능을 고려하였을 때 대칭키 기반의 AES 알고리즘의 성능이 가장 우수하다고 할 수 있다. 하지만 IPSec 기반 VPN에서 AES 알고리즘을 사용할 때 VPN의 성능은Cavium Networks사의 OCTEON Card 시리즈 같은 고가의 하드웨어 암호화 가속화 카드를 사용해도 동일한 하드웨어를 사용하는 방화벽의 절반의 성능도 내지 못하는 것을 알 수 있다. 2008년 인텔에서는 인텔 CPU에서 AES 알고리즘의 성능을 향상시키기 위해 AES-NI 7개의 명령어 집합을 발표하였다. 본 논문에서는 인텔 CPU의 AES-NI 7개의 명령어 집합을 사용 할 경우 IPSec 기반 VPN에서 실제로 성능이 얼마나 향상되는지 검증한다. Considering the safety of the data and performance, it can be said that the performance of the AES algorithm in a symmetric key-based encryption is the best in the IPSec-based VPN. When using the AES algorithm in IPSec-based VPN even with the expensive hardware encryption card such as OCTEON Card series of Cavium Networks, the Performance of VPN works less than half of the firewall using the same hardware. In 2008, Intel announced a set of 7 AES-NI instructions in order to improve the performance of the AES algorithm on the Intel CPU. In this paper, we verify how much the performance IPSec-based VPN can be improved when using seven sets of AES-NI instruction of the Intel CPU.

ARIA/AES 기반 GCM 인증암호를 지원하는 암호 프로세서

성병윤,김기쁨,신경욱,Sung, Byung-Yoon,Kim, Ki-Bbeum,Shin, Kyung-Wook 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.2

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다. This paper describes a lightweight implementation of a cryptographic processor supporting GCM (Galois/Counter Mode) authenticated encryption (AE) that is based on the two block cipher algorithms of ARIA and AES. It also provides five modes of operation (ECB, CBC, OFB, CFB, CTR) for confidentiality as well as the key lengths of 128-bit and 256-bit. The ARIA and AES are integrated into a single hardware structure, which is based on their algorithm characteristics, and a $128{\times}12-b$ partially parallel GF (Galois field) multiplier is adopted to efficiently perform concurrent processing of CTR encryption and GHASH operation to achieve overall performance optimization. The hardware operation of the ARIA/AES-GCM AE processor was verified by FPGA implementation, and it occupied 60,800 gate equivalents (GEs) with a 180 nm CMOS cell library. The estimated throughput with the maximum clock frequency of 95 MHz are 1,105 Mbps and 810 Mbps in AES mode, 935 Mbps and 715 Mbps in ARIA mode, and 138~184 Mbps in GCM AE mode according to the key length.

AES의 연관키 렉탱글 공격에 대한 안전성 분석

김종성(Jongsung Kim),홍석희(Seokhie Hong),이창훈(Changhoon Lee) 한국정보보호학회 2009 정보보호학회논문지 Vol.19 No.2

본 논문에서는 미 연방 표준 블록 암호 AES에 대한 기존의 9 라운드 연관키 렉탱글 공격을 10 라운드로 향상시킨다. 256개의 연관키를 사용하는 12 라운드 AES-192의 첫 10 라운드는 2<SUP>124</SUP>의 데이터 복잡도와 2<SUP>183</SUP>의 시간 복잡도로 공격되며, 64개의 연관키를 사용하는 AES-192의 첫 10 라운드는 2<SUP>122</SUP>의 데이터 복잡도와 2<SUP>183.6</SUP>의 시간 복잡도로 공격된다. 본 논문의 공격은 AES-192에 대한 기존 공격 중 최상의 공격이다. In this paper we improve previous related-key rectangle attacks on AES from 9 rounds to 10 rounds: Our attacks break the first 10 rounds of 12-round AES-192 with 256 related keys, a data complexity of 2<SUP>124</SUP>and a time complexity of 2<SUP>183</SUP>, and also break the first 10 rounds of 12-round AES-192 with 64 related keys, a data complexity of 2<SUP>122</SUP> and a time complexity of 2<SUP>183.6</SUP>. Our attacks are the best knoown attacks on AES-192.

다중 블록 암호 알고리듬을 지원하는 암호 프로세서

조욱래,김기쁨,배기철,신경욱,Cho, Wook-Lae,Kim, Ki-Bbeum,Bae, Gi-Chur,Shin, Kyung-Wook 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.11

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다. This paper describes a design of crypto-processor that supports multiple block cipher algorithms of PRESENT, ARIA, and AES. The crypto-processor integrates three cores that are PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES), and AES-16b. The PRmo core implementing 64-bit block cipher PRESENT supports key length 80-bit and 128-bit, and four modes of operation including ECB, CBC, OFB, and CTR. The AR_AS core supporting key length 128-bit and 256-bit integrates two 128-bit block ciphers ARIA and AES into a single data-path by utilizing resource sharing technique. The AES-16b core supporting key length 128-bit implements AES with a reduced data-path of 16-bit for minimizing hardware. Each crypto-core contains its own on-the-fly key scheduler, and consecutive blocks of plaintext/ciphertext can be processed without reloading key. The crypto-processor was verified by FPGA implementation. The crypto-processor implemented with a $0.18{\mu}m$ CMOS cell library occupies 54,500 gate equivalents (GEs), and it can operate with 55 MHz clock frequency.

6 라운드 AES에 대한 향상된 불능 차분 공격

김종성(Jongsung Kim),홍석희(Seokhie Hong),이상진(Sangjin Lee),은희천(Hichun Eun) 한국정보보호학회 2005 정보보호학회논문지 Vol.15 No.3

미 연방 표준 블록 암호 AES에 대한 불능 차분 공격은 291.5개의 선택 평문과 2122번의 암호화 과정을 요구하는 6 라운드 공격이 제시되었다[4]. 본 논문에서는 AES에 대한 여러 가지 4 라운드 불능 차분 특성을 소개하고, 이를 이용하여 6 라운드 AES에 대한 향상된 불능 차분 공격을 제시한다. 향상된 6 라운드 불능 차분 공격은 283.4개의 선택 평문과 2105.4번의 암호화 과정으로 첫 번째와 마지막 라운드 키의 11 바이트를 찾는다. Impossible differential attacks on AES have been proposed up to 6-round which requires 2 91.5 chosen plaintexts and 2 122 6-round AES encryptions. In this paper, we introduce various 4-round impossible differentials and using them, we propose improved impossible differential attacks on 6-round AES. The current attacks require 2 83.4 chosen plaintexts and 2 105.4 6-round AES encryptions to retrieve 11 bytes of the first and the last round keys.