Studies on Molecular Structure Changes in Polyethylene/Polypropylene Sheath-Core Monofilament

서영호,임영민,오태환,한성수,남영식,남승민,함진수,Seo, Young Ho,Lim, Young Min,Oh, Tae Hwan,Han, Sung Soo,Nam, Young Sik,Nam, Seung Min,Ham, Jin Soo The Korean Fiber Society 2014 한국섬유공학회지 Vol.51 No.2

In this study, changes in the molecular structure of a sheath-core polyethylene (PE)/polypropylene (PP) bicomponent monofilament were investigated using different fractions of sheath or core components. The melt complex viscosity of sheath PE showed a greater shear thinning behavior than core PP. For both as-spun and drawn filaments, the crystal structure of sheath PE developed better than that of core PP. In the as-spun monofilament, the core PP crystal structure did not develop well, while sheath PE showed a more developed crystal structure. Further, sonic velocity indicating the molecular orientation increased upon drawing but was rarely dependent on the sheath PE fraction for both as-spun and drawn monofilaments.

실시간 영상압축과 복원시스템을 위한 DWT기반의 영상처리 프로세서의 VLSI 설계

서영호,김동욱,Seo, Young-Ho,Kim, Dong-Wook 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.1C

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다. In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.

무선인식을 위한 적응적 디지털 수신기의 FPGA 설계

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.4

본 논문에서는 무선환경을 이용하여 이동하는 객체의 확인 및 위치 추적을 위한 시스템에서 수신부측의 디지털부를 구현하고자 한다. 구현한 시스템의 경우에 UWB를 이용한 통신 시스템을 가정하였고, 전체적인 통신 방식은 직렬 통신(RS-232) 방식을 따른다. 디지털 수신기는 직렬 통신의 입출력을 담당하는 RS-232-type1/RS-232-type2, ID 검출을 위한 ID Detector, 그리고 ID Detector의 올바른 동작을 위해 입력을 버퍼링하는 PISO&Buffer 회로로 구성된다. 디지털 수신기는 UWB를 이용한 시스템의 응용 목적에 따라서 최소의 하드웨어 자원을 이용하면서 구현하고자 하였다. 따라서 다중 ID에 대해서 내부적인 반복 검출 방법으로 원래의 패턴과 상관성을 검사한다. 또한 기본 ID를 내장하고 있어 송신 신호에 대해서 즉각적인 검출이 가능하고, 다른 시스템과의 호환성을 고려하여 ID 패턴의 내용 및 길이를 프로그래밍하여 사용할 수 있다. 구현된 하드웨어는 Xilin의 XC2S100PQ208-5 칩에 사상하였고 727($30\%$)개의 셀을 이용하면서 해당 칩에서75MHz(13.341ns)의 clock frequency로 동작할 수 있었다. In this paper we propose and implement a digital part of a receiver system for identifying a moving object and its tracking position in wireless environment. We assumed UWB(Ultra Wide Band)-based communication system for target application and used serial communication method(RS-232). The proposed digital receiver consists of RS-232-type1/RS-232-type2 for input and output of serial communication, ID Detector for detecting IDs, and PISO&Buffer circuit to buffer input signals for appropriate operation of ID Detector. We implemented the digital receiver with minimal hardware(H/W) resource according to target application of UWB-based communication system. So it correlates input patterns with pre-stored patterns though repeated detecting method for multiple IDs. Since it has reference panerns in the Ve-stored form, it can detect various IDs instantly. Also we can program content and size of reference patterns considering compatibility with other systems .The implemented H/W was mapped into XC2S100PQ208-5 FPGA of Xilinx, occupied 727($30\%$) cells, and stably operated in the clock frequency of 75MHz(13.341ns).

COX-2 억제제에 의한 AKT 경로를 통한 구강편평세포암종 세포주의 세포사멸 유도

서영호,한세진,이재훈,Seo, Young-Ho,Han, Se-Jin,Lee, Jae-Hoon 대한악안면성형재건외과학회 2008 Maxillofacial Plastic Reconstructive Surgery Vol.30 No.1

The objectives of this study was to check up the effect of celecoxib, COX-2 inhibitor, on the pathogenesis of oral squamous cell carcinoma. After mefenamic acid, aspirin and celecoxib, COX-2 inhibitor, were inoculated to HN 22 cell line, the following results were obtained through tumor cell viability by wortmannin, growth curve of tumor cell line, apoptotic index, PGE2 synthesis, total RNA extraction, RT-PCR analysis and TEM features. 1. When wortmannin and celecoxib were given together, the survival rate of tumor cells was lowest about 47 %. So wortmannin had an effect on the decrease of survival rate of tumor cells. 2. In growth curve, the slowest growth was observed in celecoxib inoculated group. 3. The synthesis of PGE2 was decreased in all group and the obvious suppression and highest apoptotic index was observed in celecoxib inoculated group. 4. Suppression of expression of COX-2 mRNA was evident in celecoxib inoculated group. But that of COX-1,2 mRNA was observed in mefenamic acid inoculated group and aspirin inoculated group. 5. In celecoxib inoculated group, mRNA expression of AKT1 was decreased and that of PTEN & expression of caspase 3 and 9 was evidently increased. Depending on above results, when celecoxib was inoculated to oral squamous cell carcinoma cell line, an increase of mRNA expression of caspase 3,9 and PTEN is related to a decrease of mRNA expression of AKT1. Wortmannin had an effect on the decrease of survival rate of tumor cells. Celecoxib might induce apoptosis of tumor cell by suppression of AKT1 pathway and COX-2 inhibition. This results suggested that COX-2 inhibitor might be significantly effective in chemoprevention of oral squamous cell carcinoma.

파이프라인 기반 다중윈도방식의 비터비 디코더를 이용한 채널 코딩 시스템의 구현

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다. In the paper, after we propose a viterbi decoder which has multiple buffering and parallel processing decoding scheme through expanding time-divided imput signal, and map a FPGA, we implement a channel coding system together with PC-based software. Continuous input signal is buffered as order of decoding length and is parallel decoded using a high speed cell for viterbi decoding. Output data rate increases linearly with the cell formed the viterbi decoder, and flexible operation can be satisfied by programming controller and modifying input buffer. The tell for viterbi decoder consists of HD block for calculating hamming distance, CM block for calculating value in each state, TB block for trace-back operation, and LIFO. The implemented cell of viterbi decoder used 351 LAB(Logic Arrary Block) and stably operated in maximum 139MHz in APEX20KC EP20K600CB652-7 FPGA of ALTERA. The whole viterbi decoder including viterbi decoding cells, input/output buffers, and a controller occupied the hardware resource of $23\%$ and has the output data rate of 1Gbps.

3차원 디지털 시네마의 스테레오 영상 압축을 위한 MRBR기반의 JPEG2000 코덱

서영호,신완수,최현준,유지상,김동욱,Seo, Young-Ho,Sin, Wan-Soo,Choi, Hyun-Jun,Yoo, Ji-Sang,Kim, Dong-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.12

본 논문에서는 3차원 디지털 시네마 영상의 압축을 위하여 다해상도 기반 렌더링(MultiResolution-based Rendering, MRBR) 기법을 이용한 JPEG2000 압축코덱 구조에 대하여 제안하였다. 스테레오 영상에 이산 웨이블릿 변환(discrete wavelet transform, DWT)과 다해상도의 웨이블릿 영역에서 스테레오 정합(stereo matching)기법을 적용하여 변이정보를 추출하고 기준영상과 같이 전송한다. 또한 추출된 다른 시점의 영상은 비폐색영역으로 인한 화질열화가 발생하므로 이를 보상하기 위하여 비폐색영역이 포함된 원 주파수정보와 대상 시점에서 주파수정보의 차이를 같이 전송한다. 변이정보는 변이공간에서의 동적계획법(dynamic programming)을 이용하여 추출하였다. DWT의 특성상 상위 부대역은 하위 부대역과 높은 상관성을 갖는다. 따라서 coarse-to-fine 방법을 이용하여 상위 부대역에서 얻어진 변이정보를 하위 부대역에 적용하여 탐색영역을 제한함으로써 일반적인 동적계획법에 비하여 연산량을 단축시켰으며 정확도를 향상시켰다. In In this paper, we proposed a new JPEG2000 codec using multiresolution-based rendering (MRBR) technique for video compression of 3-dimensional digital cinema. We introduced discrete wavelet transform (DWT) for stereoscopic image and stereo matching technique in the wavelet domain. The disparity was extracted using stereo matching and transmitted with the reference (left) image. Since the generated right image was degraded by the occlusion lesion, the residual image which is generated from difference between the original right image and the generated one was transmitted at the same tine. The disparity data was extracted using the dynamic programming method in the disparity domain. There is high correlation between the higher and lower subbands. Therefore we decreased the calculation amount and enhanced accuracy by restricting the search window and applying the disparity information generated from higher subband.

TRS 중계기용 디지털기반 RF 제어 시스템의 구현

서영호,Seo, Young-Ho 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.7

본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다. In this paper, we implemented high-performance concurrent control system which manages whole RF systems with digital type and communicates with remote station on both wire and wireless networking. It consists of FPGA (Field Programmable Gate Array) part which controls forward/reverse LPA (Linear Power Amplifier), forward/reverse LNA (Low Noise Amplifier), channel cut wire/wireless TCP/IP, etc, master microprocessor (AVR), which manages the whole control system, Slave microprocessor which communicates SA (Spectrum Analyzer) and observes frequency spectrum of each channel with the resolution of 5KHz, 10 channel card microprocessor which independently observes each channel card and sets frequency synthesizer in channel cut and other peripherals and logics. The whole system is divided to two parts of H/W (hardware) and S/W (software) considering operational efficiency and concurrency, and implementation and cost. H/W consists of FPGA and microprocessor. We expected the optimized operation through H/W and SW co-design and hybrid H/W architecture.

HEVC기반의 디지털 워터마킹을 위한 인트라 예측의 분석

서영호,김보라,김동욱,Seo, Young-Ho,Kim, Bora,Kim, Dong-Wook 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.5

최근 디지털 방송기술의 비약적인 발전과 함께 초 고해상도 및 초 고화질 영상서비스에 관심이 높아지고 영상 서비스에 관한 수요가 늘어나고 있다. 따라서 기존의 Full HD 보다 4배 혹은 16배의 해상도가 크게 개선된 UHD나 Full HD를 지원하는 모바일 기기 등 영상기기의 보급이 이루어지고 있다. 이러한 큰 해상도의 콘텐츠가 보급이 됨에 따라 그에 해당하는 고효율의 비디오 압축 방법이 제시되고 있다. 따라서 새로운 압축방법에 적용할 수 있는 소유권/지적재산권 보호를 위한 워터마킹 기술 또한 필요하다. 본 논문에서는 새로운 압축 방법인 HEVC 기반의 재인코딩 과정시 인트라 프레임의 예측모드들을 분석하여 경향성을 분석해 HEVC 기반의 워터마킹 가능성 검토에 목적을 둔다. 인트라 프레임에서의 예측모드의 변화를 분석하고 나타나는 경향성의 분석을 통해 변화하지 않는 블록을 찾는 알고리즘을 제안한다. Recently, with rapid development of digital broadcasting technology, high-definition video service increased interest and demand. supplied mobile and image device support that improve 4~16 time existing Full HD. Such as high-definition contents supply, proposed compression for high-efficiency video codec (HEVC). Therefore, watermarking technology is necessary applying HEVC for protecting ownership and intellectual property. In this paper, analysis of prediction mode in intra frame and study feasibility of watermarking in re-encoding based HEVC. Proposed detect un-changed blocks in intra frame, using the result of analysis prediction mode.

열처리 조건이 화학적 재활용 염기성 염료 가염형 폴리에스터 원사의 구조 및 물성에 미치는 영향

서영호,조혜원,한성수,오태환,이기영,김병일,홍윤광,Seo, Young Ho,Cho, Hye Won,Han, Sung Soo,Oh, Tae Hwan,Lee, Ki Young,Kim, Byeong Ii,Hong, Yun Kwang 한국섬유공학회 2012 한국섬유공학회지 Vol.49 No.4

In this work, the annealing characteristics of chemically recycled cation dyeable poly(ethylene terephthalate) (CD PET) fibers were investigated and compared with those of regular CD PET. Recycled CD PET was polymerized using chemically recycled monomers of dimethyl terephthalate (DMT), which is chemically recycled from final products such as bottles and fibers. Mechanical properties and structural changes were studied for different annealing temperatures and times. The tensile properties and structural changes of recycled CD PET show similar behavior to those of regular CD PET. The crystal structure of chemically recycled CD PET developed well with increasing annealing temperature and time. At annealing temperature of $180^{\circ}C$, thermal shrinkage decreases to below 2% even after 10 min of annealing.

다중 GPGPU를 이용한 컴퓨터 생성 홀로그램의 병렬화 구현

서영호,이윤혁,김동욱,Seo, Young-Ho,Lee, Yoon-Hyuk,Kim, Dong-Wook 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.5

컴퓨터생성홀로그램은 수학적으로 모델링된 광학적인 현상을 컴퓨터로 연산한 것이다. 이때 방대한 량의 연산이 필요하기 때문에 실시간으로 고해상도의 홀로그램을 얻기 위해서는 고속 기법이 필요하다. 본 논문에서는 CGH를 위한 두 가지 병렬화를 제안한다. 첫 번째는 GPU 내에서 CGH 알고리즘을 병렬화하는 것이고, 두 번째는 다수의 GPU를 위한 병렬화이다. 제안한 알고리즘 구조는 CUDA를 이용하여 GTX780 Ti GPU에 구현하였다. 약 10K의 입체 정보를 이용하여 $1,024{\times}1,024$의 컬러 홀로그램을 생성하는데 약 106ms가 소요된다. Computer-generated hologram (CGH) is to mathematically model optical phenomenon with digital computer. Because it requires huge amount of computational power, a fast and high performance technique is needed. In this paper, we proposed two parallelizations for CGH calculation. The first is to parallelize CGH algorithm in a GPU (general processing unit) and the second is to parallelize multiple GPUs. The proposed algorithm was implemented in GTX780 Ti GPU. It calculates a $1,024{\times}1,024$ hologram with 10K object points for about 24ms.