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전류 및 주파수에 따른 철손을 고려한 MR댐퍼 인덕턴스 예측
이한호(Hanho Lee) 한국자동차공학회 2023 한국자동차공학회 부문종합 학술대회 Vol.2023 No.5
차량의 승차감을 향상시키는 MR댐퍼의 응답성을 위해서는 제어기의 역할이 중요하다. 전류 및 주파에 따른 철손을 고려하지 않은 인덕턴스 정보만으로는 응답성의 정확도가 낮아지므로 제어기 설계의 정확도 역시 낮아진다. 동적시스템의 모델링 및 설계 과정에서 발생하는 불확실성을 해결하려면, 전류 및 주파수에 따라 변화하는 철손을 고려한 인덕턴스를 추가적으로 고려하는 것이 필요하다. 이에 본 논문에서는 철손이 존재할 때 인덕턴스가 전류 및 주파수에 따라 변화하는 파라미터임을 보이고, 전류 및 주파수에 따라 인덕턴스를 예측하여 실제 실험에서 얻은 인덕턴스와 비교 후 예측의 타당성을 밝히고자 한다.
디지털 워터마크를 이용한 Semi - fingerprinting
이한호(Hanho Lee),이정수(Jung Soo Lee),김종원(Jong Weon Kim) 한국정보과학회 2003 한국정보과학회 학술발표논문집 Vol.30 No.1A
본 논문에서는 대역확산방식을 응용한 새로운 워터마킹 방법에 대해서 설명하고, 이를 이용하여 semi-fingerprinting을 구현할 수 있는 데이터 구조에 대해서 기술하였다. 본 논문은 저작권 보호에 주초점이 맞추어져 있는 워터마크 기술을 실질적으로 필요한 fingerprinting분야에 적용함으로써, 그 동안 학문연구에 그치고 있었던 워터마크 기술을 산업적 응용에까지 확대시키는데 큰 기여를 할 것으로 기대된다. 본 논문에서 제안한 워터마킹 방법은 난수이동(random number shift)방법을 이용하여 데이터 삽입량을 증가시켰다. 또한, semi-fingerprinting에 적용하기 위해 일본 내에서 진행중인 cIDF의 지침에 기반 하여 워터마크를 구성하였다.
RST Invariant Image Watermarking
이정수(Jungsoo Lee),이한호(Hanho Lee),장재영(Jaeyoung Jang),김종원(Jongweon Kim) 한국정보과학회 2003 한국정보과학회 학술발표논문집 Vol.30 No.1A
본 논문에서는 기하학적인 변형에 강인하고 멀티비트 정보를 삽입할 수 있는 이미지 워터마킹 방법을 제안한다. 멀티비트 정보를 삽입하기 위해 이미지와 Base watermark와의 상관 특성을 나타내는 피크의 위치정보를 이용한다. 기하학적인 변형에 대비하기 위해서는 RS 정보를 따로 삽입하게 되는데, 워터마크 이미지로부터 이 RS정보를 추출함으로써 변형 정보를 뽑아낼 수 있게 된다. 제안된 방법의 성능을 테스트 하기 위해 다양한 기하학적인 변형을 이미지에 가한 후 멀티비트 정보를 뽑아낼 수 있는 지 알아본다. 실험을 통해 본 논문에서 제안한 방법이 기하학적인 변형에 강인하고, 또한 삽입한 멀티비트 정보를 삽입하고 뽑아내는 데 효율적인 방법임을 알 수 있다.
4 병렬 동기 구조를 이용한 MB-OFDM UWB 수신기 설계 및 평가
신철호,최상성,이한호,백정기,Shin Cheol-Ho,Choi Sangsung,Lee Hanho,Pack Jeong-Ki 한국전자파학회 2005 한국전자파학회논문지 Vol.16 No.11
본 논문은 IEEE802.15.3a Alt-PHY로 표준화중인 MB-OFDM WB(Multi-Band Orthogonal Frequency Division Multiplexing Ultra Wide Band) 시스템 수신기 설계 방안을 제시하고 링크 마진(link margin) 설계를 위해 4 병렬 구조에 의한 구현 손실을 정량적으로 분석하는 것이다. 먼저 MB-OFDM UWB 시스템의 전송 방식을 설명하고, 동기 구조를 완전한 디지털 방식으로 설계하기 위해 반송 주파수 옵셋(carrier frequency offset)과 샘플링 클락옵셋(sampling clock offset)이 MB-OFDM UWB 시스템에 미치는 영향을 분석하였다. 그리고 이러한 반송 주파수 옵셋과 샘플링 클락 옵셋을 추정하고 보상하기 위한 알고리즘과 VLSI 구현을 위하여 MB-OFDM UWB 시스템의 패킷 전송 구조를 이용한 4 병렬 동기 구조를 제시하였다. 본 논문에서 제시한 시스템 동기를 위한 수신 구조와 단순화된 4 병렬 구조에 의한 구현 손실 값은 UWB-OFDM 시스템 규격에서 제시한 최대 허용 가능한 반송 주파수 옵셋 및 샘플링 클락 옵셋에서 최대 3.08 dB로 시뮬레이션을 통해 분석되었다. The purpose of this paper is to design the architecture for synchronization of MB-OFDM UWB system that is being processed the standardization for Alt-PHY of WPAN(Wireless Personal Area Network) at IEEE802.15.3a and to analyze the implementation loss due to 4 parallel synchronization architecture for design or link margin. First an overview of the MB-OFDM UWB system based on IEEE802.15.3a Alt-PHY standard is described. The effects of non-ideal transmission conditions of the MB-OFDM UWB system including carrier frequency offset and sampling clock offset are analyzed to design a full digital architecture for synchronization. The synchronization architecture using 4-parallel structure is then proposed to consider the VLSI implementation including algorithms for carrier frequency offset and sampling clock offset to minimize the effects of synchronization errors. The overall performance degradation due to the proposed synchronization architecture is simulated to be with maximum 3.08 dB of the ideal receiver in maximum carrier frequency offset and sampling clock offset tolerance fir MB-OFDM UWB system.
HLS 를 이용한 FPGA 기반 양자내성암호 하드웨어 가속기 설계
정해성,이한영,이한호,Haesung Jung,Hanyoung Lee,Hanho Lee 반도체공학회 2023 반도체공학회 논문지 Vol.1 No.1
본 논문에서는 High-Level Synthesis(HLS)을 이용하여, 차세대 양자내성암호인 Crystals-Kyber를 하드웨어 가속기로 설계하여 FPGA에 구현하였으며, 성능 분석결과 우수성을 제시한다. Crystals-Kyber 알고리즘을 Vitis HLS 에서 제공하는 여러 Directive 를 활용해서 최적화 설계를 진행하고, AXI Interface 를 구성하여 FPGA-기반 양자내성암호 하드웨어 가속기를 설계하였다. Vivado 툴을 이용해서 IP Block Design 를수행하고 ZYNQ ZCU106 FPGA 에 구현하였다. 최종적으로 PYNQ 프레임워크에서 Python 코드로 동영상 촬영 및 H.264 압축을 진행한 후, FPGA 에 구현한 Crystals-Kyber 하드웨어 가속기를 사용해서 동영상 암호화 및 복호화 처리를 가속화하였다. This paper presents the design and implementation of Crystals-Kyber, a next-generation postquantum cryptography, as a hardware accelerator on an FPGA using High-Level Synthesis (HLS). We optimized the Crystals-Kyber algorithm using various directives provided by Vitis HLS, configured the AXI interface, and designed a hardware accelerator that can be implemented on an FPGA. Then, we used Vivado tool to design the IP block and implement it on the ZYNQ ZCU106 FPGA. Finally, the video was recorded and H.264 compressed with Python code in the PYNQ framework, and the video encryption and decryption were accelerated using Crystals-Kyber hardware accelerator implemented on the FPGA.