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      • KCI등재

        IEEE 1149.1의 실시간 신호 시험 구조 설계

        김정홍(Jeong-Hong Kim),장영식(Young-Sig Kim),김재수(Jae-Soo Kim) 한국컴퓨터정보학회 2010 韓國컴퓨터情報學會論文誌 Vol.15 No.1

        보드에 장착된 소자들을 테스트하기위해 제안된 IEEE 1149.1 시험 구조는 입력으로 TDI 핀을 사용하고 출력으로 TDO 핀을 사용하는 커다란 직렬 쉬프트 레지스터이다. IEEE 1149.1은 보드 수준에서의 테스트는 완벽하게 수행하지만 보드가 시스템에 장착되고 난 후의 수행 중인 시스템 수준에서의 실시간 동작클럭 속도로의 테스트에는 문제가 있다. 즉시험대상 핀의 실시간 동작신호를 시험하기 위하여 직렬 시프트 레지스트 체인들의 출력속도를 동작 클럭의 쉬프트레지스터 배수 이상의 속도로 작동 하여야 한다. 본 논문에서는 시스템 클럭과 동일한 속도로 실시간 신호를 캡쳐하기 위한 실시간 신호 시험 구조를 설계하고 시험 절차를 제안하였다. 제안한 실시간 신호 시험 구조를 Altera의 Max+Plus 10.0을 사용하여 제안한 시험 절차에 따라 시뮬레이션을 수행하였으며, 이를 통해 제안한 시험구조가 정확히 동작함을 확인하였다. IEEE 1149.1 test architecture was proposed to support the test of elements within the boards. It is a large serial shift register that uses the TDI pin as an input and the TDO pin as an output. Even though it performs the board level test perfectly, there is a problems of running system level test when the boards are equipped to the system. To test real time operation signal on test pin, output speed of serial shift register chain must be above double clock speed of shift register. In this paper, we designed a runtime test architecture and a runtime test procedure under running system environments to capture runtime signal at system clock rate. The suggested runtime test architecture are simulated by Altera Max+Plus 10.0. through the runtime test procedure. The simulation results show that operations of the suggested runtime test architecture are very accurate.

      • KCI등재

        농장 실시간 모니터링 및 제어 시스템 설계 및 구현

        김정홍(Jeong-Hong Kim),장영식(Young-Sig Kim),김재수(Jae-Soo Kim) 한국컴퓨터정보학회 2009 韓國컴퓨터情報學會論文誌 Vol.14 No.10

        최근 들어 IT기술을 농업 현장에 적용하여 경쟁력을 키우려는 연구를 하고 있다. 가축을 대량으로 사육하는 농장은 거주 지역에서 멀리 떨어져 있기 때문에 관리의 효율성을 위해 실시간 모니터링 및 제어장치가 필요하다. 본 논문에서는 실시간으로 영상을 보면서 농장의 시설물을 제어하는 시스템에 대한 설계 및 구현을 기술하였다. 실시간 영상 스트리밍을 통해 설비의 작동을 확인함으로서 기존의 시스템에 비해 신뢰성을 확보하였다. We have recently studied the application of Information Technology to agricultural industry for competitive power. Because the big stockyards are far away from the house, we need a realtime monitering and control system to manage it efficiently. This paper presented design and implementation for a realtime monitering and controlling system that we can use to watch an movement of an electronic devices in the stockyards. Compared to other systems, we have more trust in our system by confirming an operation of devices through a realtime video streaming.

      • 채널에러에 대한 암호시스템 동기 성능개선에 관한 연구

        장영식,김정환 啓明專門大學 産業開發硏究所 2001 啓明硏究論叢 Vol.19 No.1

        암호시스템의 일반적인 특성 및 채널에러에 대한 문제점을 소개하고, 암호시스템 중 가장 효율적으로 실현되는 스트림 암호시스템을 모델링하여 암호블럭의 키이 인증코드 및 키이정보 전송시 채널 에러율에 따른 특성을 분석하였으며, 또한 키이정보 손실로 발생되는 채널에러를 극복할 수 있는 다수결법칙 방법 제시하고, 그 특성분석을 통하여 보다 효율적인 암호 시스템 적용이 가능함을 보여 주었다. We introduce the characteristic of a general cryptosystem and problems about a channel error-propagation in data communication, and then analyze a ratio of transmission errors about a stream cryptosystem with key-identification-codes and key-information-codes. In addition, new error recovery method based on majority-rules was designed and an experiment was carried out to estimate the effect of channel error-propagation. In pages, it showed that the method was very effective in cryptosystem design with channel errors.

      • 논리 정보를 이용한 회로분할 알고리즘 연구

        김정환,장영식,이성준 啓明專門大學 産業開發硏究所 2001 啓明硏究論叢 Vol.19 No.1

        일반적으로 분할은 그래프 정보를 이용하여 이루어졌으나 논리 정보의 유용성을 보이기 위한 여러 방법들도 제안되었다. 본 논문에서는 분할된 회로의 절단집합에서, 절단선을 두번 이상 지나는 경로는 개선이 가능하다고 가정하고, 선택된 경로에 논리적 정보를 이용하여 변환함으로써 절단 집합의 크기를 줄일 수 있음을 보이고 있다. 잘 알려진 FM 알고리즘을 이용하여 초기분할을 만들고, 논리정보를 이용하여 선택된 개선 가능 경로를 기능적으로 동일한 회로로 변환하였다. 실험 결과에 따르면, 제안 알고리즘은 약 15%의 절단 집합 축소를 보여준다. Generally, graph information is used for partitioning but, various partitioning method have been proposed to show availability of logic information of circuit. In this paper, we suggest that the path to go through a cut-line more than twice can be improved and show that the size of cut-set is reduced by decomposing the path using logic information. First, we perform initial partitioning for a given circuit using FM algorithm. and then transform into the functionally equivalent circuit for the selected improbable path using logic information. This partitioning algorithm using logic information shows 15% reduction of cut-set size compared to FM algorithm.

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