Studies on Molecular Structure Changes in Polyethylene/Polypropylene Sheath-Core Monofilament

서영호,임영민,오태환,한성수,남영식,남승민,함진수,Seo, Young Ho,Lim, Young Min,Oh, Tae Hwan,Han, Sung Soo,Nam, Young Sik,Nam, Seung Min,Ham, Jin Soo The Korean Fiber Society 2014 한국섬유공학회지 Vol.51 No.2

In this study, changes in the molecular structure of a sheath-core polyethylene (PE)/polypropylene (PP) bicomponent monofilament were investigated using different fractions of sheath or core components. The melt complex viscosity of sheath PE showed a greater shear thinning behavior than core PP. For both as-spun and drawn filaments, the crystal structure of sheath PE developed better than that of core PP. In the as-spun monofilament, the core PP crystal structure did not develop well, while sheath PE showed a more developed crystal structure. Further, sonic velocity indicating the molecular orientation increased upon drawing but was rarely dependent on the sheath PE fraction for both as-spun and drawn monofilaments.

다중 디지털 신호의 비교를 위한 병렬 기법의 VLSI 설계

서영호,이용석,김동욱,Seo, Young-Ho,Lee, Yong-Seok,Kim, Dong-Wook 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.4

This paper proposes a new algorithm for comparing amplitude between multiple digital input signals and its digital logic architecture. After simultaneously comparing multiple inputs, the proposed algorithm can provide the information of the largest (or smallest) value among them by using a simple digital logic function. The drawback of the method is to increase hardware resource. To overcome this we propose a reuse method of the overlapped logic operation. The proposed method focuses on enhancing the operational clock frequency, in other words decreasing combinational delay time. After implementing the comparing method with HDL (hardware description language), we experiment on it with environment of Cyclone III EP3C40F324A7 FPGA of Altera Inc. In case of 4 input signals, it can increase the operational speed as mush as 1.66 times with 1.20 times the hardware resource. In case of 8, it can also have 2.29 times the clock frequency and 2.15 times the hardware resource. 본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

스케일러블 비디오 코딩을 위한 Open-Loop 프레임 예측 프로세서의 FPGA 설계

서영호,Seo Young-Ho 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.5C

In this paper, we propose a new frame prediction filtering technique and a hardware(H/W) architecture for scalable video coding. We try to evaluate MCTF(motion compensated temporal filtering) and hierarchical B-picture which are a technique for eliminate correlation between video frames. Since the techniques correspond to non-causal system in time, these have fundamental defects which are long latency time and large size of frame buffer. We propose a new architecture to be efficiently implemented by reconfiguring non-causal system to causal system. We use the property of a repetitive arithmetic and propose a new frame prediction filtering cell(FPFC). By expanding FPFC we reconfigure the whole arithmetic architecture. After the operational sequence of arithmetic is analyzed in detail and the causality is imposed to implement in hardware, the unit cell is optimized. A new FPFC kernel was organized as simple as possible by repeatedly arranging the unit cells and a FPFC processor is realized for scalable video coding. 본 논문에서는 스케일러블 비디오 코딩을 위한 새로운 프레임 예측 필터링 기법과 하드웨어 구조를 제안하였다. MCTF와 hierarchical B-picture는 비디오 프레임간의 상관성을 제거하는 기술의 일종으로 본 논문에서 다루고자 하는 대상이다. 두 기술은 시간에 대해서 비인과성 시스템에 해당하므로 소프트웨어 및 하드웨어 구현 시에 프레임 버퍼링을 위한 대기지연시간이 매우 길고 대용량의 프레임 버퍼를 요구하는 단점이 있다. 이러한 비인과성 시스템을 인과성 시스템으로 재구성하여 효율적으로 구현할 수 있는 구조를 제안하고자 한다. 동일한 연산이 반복으로 수행되는 특성을 이용하여 단위 연산을 수행할 수 있는 프레임 예측 필터링 셀(FPFC : frame prediction filtering cell)을 제안하고 이를 확장하여 전체 연산구조를 재구성하였다. 먼저, 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 프레임 처리를 위한 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 FPFC 커널을 구성하고, 이를 이용하여 스케일러블 비디오 코딩을 위한 FPFC 프로세서를 구현하였다.

3D 디스플레이를 위한 FPGA-기반 실시간 포맷변환기의 하드웨어 구현

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.5

본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다. In this paper, we propose real-time 3D image converting architecture by a unit of pixel for 2D/3D compatible PC and LCD of cellular phone with parallax burier, and implement a system for overall display operation after designing a circuit based on FPGA. After digitizing anolog image signal from PC, we recompose it to 3D image signal according to input image type. Since the architecture which rearranges 2D image to 3D depends on parallax burier, we use interleaving method which mixes pixels by a unit of R, G, and B cell. The propose architecture is designed into a circuit based on FPGA with high-speed memory access technique and use 4 SDRAMs for high performance data storing and processing. The implemented system consists of A/D converting system, FPGA system to formatting 2D signal to 3D, and LCD panel with parallax barrier, for 3D display.

디지털 홀로그램의 효율적인 분해를 위한 웨이블릿 함수 기반 프레넬릿 변환의 설계

서영호,김진겸,김동욱,Seo, Young-Ho,Kim, Jin-Kyum,Kim, Dong-Wook 한국정보통신학회 2019 한국정보통신학회논문지 Vol.23 No.3

본 논문에서는 디지털 홀로그램을 효율적으로 분해하기 위해서 다양한 웨이블릿 함수들을 이용한 프레넬릿 변환 방식을 제안하였다. 제안한 웨이블릿 함수 기반의 프레넬릿 변환들을 구현한 후에 디지털 홀로그램에 적용하고 계수들의 에너지에 대한 특성을 분석한다. 구현한 웨이블릿 함수 기반의 프레넬릿 변환은 광학적으로 획득되거나 혹은 컴퓨터 생성 홀로그램 기법으로 생성된 홀로그램의 복원과 처리에 매우 적합하다. 스플라인 함수의 특성을 분석한 이후에 이를 기반으로 하는 웨이블릿 다해상도 해석 방법에 대해서 살펴본다. 이러한 과정을 통해 광학적 간섭 현상을 통해 생성된 프린지 패턴을 효과적으로 분해할 수 있는 변환 도구를 제안하였다. 다양한 분해 특성을 갖는 웨이블릿 함수기반의 프레넬릿 변환을 구현하였고 이를 이용하여 프린지 패턴을 분해한 결과들을 보인다. 결과를 살펴보면 랜덤 위상의 포함여부에 따라 계수들의 에너지 분포가 크게 다르다는 것을 확인할 수 있다. In this paper, we propose a Fresnel transform method using various wavelet functions to efficiently decompose digital holograms. After implementing the proposed wavelet function-based Fresnelet transforms, we apply it to the digital hologram and analyze the energy characteristics of the coefficients. The implemented wavelet transform-based Fresnelet transform is well suited for reconstructing and processing holograms which are optically obtained or generated by computer-generated hologram technique. After analyzing the characteristics of the spline function, we discuss wavelet multiresolution analysis method based on it. Through this process, we proposed a transform tool that can effectively decompose fringe patterns generated by optical interference phenomena. We implement Fresnelet transform based on wavelet function with various decomposition properties and show the results of decomposing fringe pattern using it. The results show that the energy distribution of the coefficients is significantly different depending on whether the random phase is included or not.

깊이 및 텍스쳐 영상 기반의 3D 입체 영상을 위한 워터마킹 알고리즘

서영호,김보라,김동욱,Seo, Young-Ho,Kim, Bo-Ra,Kim, Dong-Wook 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.3

3차원 영상을 생성하기 위해 깊이영상과 텍스쳐 영상의 활용이 보편화되면서 이들 영상에 대한 보호도 많은 관심을 받고 있다. 본 논문에서는 깊이와 텍스쳐 영상으로부터 임의의 시점에 생성되는 스테레오 및 다시점 영상의 소유권을 보호하기 위한 워터마킹 기법을 제안한다. 3D 워핑을 이용한 DIBR을 통해서 워터마크가 보존될 수 있도록 대상 영역을 설정한 이후에 2차원 DCT를 통해서 텍스쳐 영상을 주파수 계수로 변환한다. 이 계수의 일부를 양자화하여 워터마크를 삽입한다. 삽입된 워터마크는 확인이 되지 않기 때문에 비가시성을 확인할 수 있었고, 일반적인 영상처리 공격에 의해서 강인함을 확인하였다. Since the depth and texture images have been widely used for generating 3-dimensional stereoscopic image, the security of them have been focused. In this paper, we propose a new watermarking technique for copyright of stereo and multiview images which is generated in an arbitrary viewpoint by depth and texture image. After the mark space is selected for preserving watermark through DIBR (depth-image-based rendering) process which uses 3D warping, the texture image is transformed to the frequency coefficient using 2D DCT (discrete cosine transform). Some parts of them are quantized, which is the corresponding process to watermarking. The embedded watermark is not conformed by eyes, so we identified the invisibility of the proposed method. In case of appling attacks of general image process, we also identified the robustness of it.

Motion JPEG2000을 위한 리프팅 프로세서의 ASIC 설계

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.5C

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다. In this paper, we proposed a new lifting architecture for JPEG2000 and implemented to ASIC. We proposed a new cell to execute unit calculation of lifting using the property of lifting which is the repetitious arithmetic with same structure, and then recomposed the whole lifting by expanding it. After the operational sequence of lifting arithmetic was analyzed in detail and the causality was imposed for implementation to hardware, the unit cell was optimized. A new lifting kernel was organized by expanding simply the unit cell, and a lifting processor was implemented for Motion JPEG2000 using it. The implemented lifting kernel can accommodate the tile size of $1024{\times}1024$, and support both lossy compression using the (9,7) filter and lossless compression using (5,3) filter. Also, it has the same output rate as input rate, and can continuously output the wavelet coefficients of 4 types(LL, LH, HL, HH) at the same time. The implemented lifting processor completed a course of ASIC using $0.35{\mu}m$ CMOS library of SAMSUNG. It occupied about 90,000 gates, and stably operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the improved operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the performance can be identified in comparison with the previous researches and commercial IPs.

H.264/AVC Main Profile을 위한 CABAC-기반의 블라인드 워터마킹 알고리즘

서영호,최현준,이창열,김동욱,Seo, Young-Ho,Choi, Hyun-Jun,Lee, Chang-Yeul,Kim, Dong-Wook 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.2C

본 논문에서는 동영상 압축 기술인 MPEG-4 Part 10 H.264/AVC의 main profile에서 사용되는 엔트로피 코더인 CABAC(Context-based Adaptive Binary Arithmetic Coder)을 이용하여 워터마크를 삽입하고 추출하는 방법을 제안한다. 제안한 알고리즘은 워터마크 삽입을 위한 블록과 계수는 CABAC의 주변 블록 및 주변 계수와의 관계에서 추출된 컨텍스트(context)를 기반으로 선정한다. 이렇게 선별된 계수는 그 절대값과 삽입할 워터마크에 따라 원 계수를 그대로 유지하거나 LSB(Least Significant Bit) 만을 치환하는 방법으로 워터마크를 삽입한다. 따라서 공격자가 워터마크 삽입위치를 판별하기 어렵고, DC계수에 인접 계수들에 워터마크를 삽입함으로써 그 강인성(Robustness)을 만족할 수 있다. 여러 종류 및 강도의 공격을 가한 후 워터마크를 추출했을 때 최대 에러율이 5% 정도로 높은 강인성을 보였다. 또한 제안한 알고리즘은 CABAC 엔트로피 코딩 과정에서 컨텍스트 추출과정 및 이진화과정 수행 중에 워터마크를 삽입하므로, 하드웨어 구현을 고려했을 시에 워터마크 삽입을 위한 위치선정 및 계수선정에 필요한 별도의 연산 과정이 매우 적은 것이 특징이다. 따라서 이 방법은 비디오를 획득한 후 곧바로 압축하여야 하는 응용분야에서 매우 유용하게 사용될 것이라 기대된다. This paper proposed a watermark embedding/extracting method using CABAC(Context-based Adaptive Binary Arithmetic Coding) which is the entropy encoder for the main profile of MPEG-4 Part 10 H.264/AVC. This algorithm selects the blocks and the coefficients in a block on the bases of the contexts extracted from the relationship to the adjacent blocks and coefficients. A watermark bit is embedded without any modification of coefficient or with replacing the LSB(Least Significant Bit) of the coefficient with a watermark bit by considering both the absolute value of the selected coefficient and the watermark bit. Therefore, it makes it hard for an attacker to find out the watermarked locations. By selecting a few coefficients near the DC coefficient according to the contexts, this algorithm satisfies the robustness requirement. From the results from experiments with various kinds and various strengths of attacks the maximum error ratio of the extracted watermark was 5.02% in maximum, which makes certain that the proposed algorithm has very high level of robustness. Because it embeds the watermark during the context modeling and binarization process of CABAC, the additional amount of calculation for locating and selecting the coefficients to embed watermark is very small. Consequently, it is highly expected that it is very useful in the application area that the video must be compressed right after acquisition.

칩 테스트를 위한 UART-to-APB 인터페이스 회로의 설계

서영호,김동욱,Seo, Young-Ho,Kim, Dong-wook 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.4

칩을 개발하는 과정에서 설계된 칩의 검증을 위해 FPGA (field programmable gate array)를 많이 이용한다. FPGA에 다운로드 된 회로를 검증하기 위해서는 FPGA로 데이터를 입력해야 한다. PC와 외부 보드를 통한 칩과의 통신을 위한 많은 방식이 있지만 가장 간단하고 쉬운 방법은 범용 비동기화 송수신기 (UART; universal asynchronous receiver/transmitter)를 이용한 방식이다. 최근 대부분의 회로는 AMBA (advanced microcontroller bus architecture) 버스에 연결되도록 설계되어 있다. 즉, 설계된 회로를 검증하기 위해서는 UART를 거친 후에 AMBA 버스를 통해 데이터를 전달해야 한다. AMBA 버스도 최근에 버전 4.0까지 거치면서 다양한 버전이 존재하는데 간단히 테스트를 하기 위한 용도로는 APB (advanced peripheral bus)가 적합하다. 본 논문에서는 UART-to-APB 인터페이스를 위한 회로를 설계하였다. Verilog HDL을 이용하여 설계된 회로는 Altera Cyclone FPGA에서 구현되었고, 최대 380 MHz의 속도에서 동작이 가능하였다. Field programmable gate arrays (FPGAs) are widely used for verification in chip development. In order to verify the circuit programmed to the FPGA, data must be input to the FPGA. There are many ways to communicate with a chip through a PC and an external board, but the simplest and easiest way is to use a universal asynchronous receiver/transmitter (UART). Most recently, most circuits are designed to be internally connected to the advanced microcontroller bus architecture (AMBA) bus. In other words, to verify the designed circuit easily and simply, data must be transmitted through the AMBA bus through the UART. Also the AMBA bus has been available in various versions since version 4.0 recently. Advanced peripheral bus (APB) is suitable for simple testing. In this paper, we design a circuit for UART-to-APB interface. Circuits designed using Verilog-HDL were implemented in Altera Cyclone FPGAs and were capable of operating at speeds up to 380 MHz.

Effect of Annealing Conditions on Molecular Structure and Physical Properties of Polypropylene Slit-Film Yarns

서영호,한성수,오태환,김상운,Seo, Young Ho,Han, Sung Soo,Oh, Tae Hwan,Kim, Sang Woon The Korean Fiber Society 2013 한국섬유공학회지 Vol.50 No.3

The effects of various annealing temperatures and durations on the structure and physical properties of polypropylene (PP) slit-film yarns were investigated. Annealing led to a more developed crystal structure, even when the yarns were drawn before heat treatment. Annealing at $140^{\circ}C$ led to better developed crystal structures than that at $100^{\circ}C$. Annealing primarily affected the crystalline structure, whereas little change was observed in the molecular orientation of the yarns. The slitfilm yarns annealed at $140^{\circ}C$ showed less than 1% shrinkage. A very low-shrinkage slit-film yarn was obtained on annealing for 10 min at $140^{\circ}C$ or 20 min at $100^{\circ}C$.