Pixel Block 단위 Varying Interpolator를 적용한 타일기반 Rasterizer 설계

김치용,Kim, Chi-Yong 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.3

본 논문은 Varying Interpolator를 개선하여 다수의 Pixel을 한 번에 처리할 수 있는 Rasterizer 구조를 제안한다. 설계한 Rasterizer의 Varying Interpolator는 한 번에 16 Pixel을 처리 할 수 있으며 최대 64개의 색상을 출력으로 가진다. 또한 Rasterizer의 연산을 행렬연산 및 행렬변환으로 구성하여 연산의 중복성을 줄이고 재사용성을 높여 Rasterizer의 처리 속도를 높였다. 제안하는 구조의 Rasterizer 는 기존의 연구와 비교하여 색상 보간은 11%, Rasterizer 전체 처리 속도는 17% 향상된 성능을 보였다. In this paper, we propose a rasterizer architecture using varying interpolator which process several pixels at a time. Proposed rasterizer is able to handle 16 pixel at a time and output the color of up to 64. It can reduce the redundancy of calculation by configuring a matrix transformation and matrix calculation for rasterization, and it can enhance the speed of rasterizer by increasing the reusability. As a result, proposed rasterizer has improve 11% in color interpolation, 17% in the processing speed of the rasterizer by comparing with conventional research.

과학기술정보 공급시스템의 현황과 문제점

김치용,Kim, Chi-Yong 과학기술정책연구원 1994 과학기술정책 Vol.- No.67

효율적인 로그와 지수 연산을 위한 듀얼 페이즈 명령어 설계

김치용(Kim, Chi-Yong),이광엽(Lee, Kwang-Yeob) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.2

본 논문은 작은 사이즈가 요구되는 제한적인 모바일 환경의 프로세서에서 별도의 연산기 없이 제안된 Dual Phase 명령어 구조를 이용해 효율적인 로그와 지수 연산이 가능한 방법을 제안한다. Floating Point 자료형의 지수부와 실수부를 추출하는 명령어 세트와 테일러 급수 전개를 이용해 로그의 근사치를 계산하여 24비트 단정도 부동 소수점을 연산하고, Dual Phase 명령어 구조를 활용해 명령어 실행 사이클을 줄였다. 제안된 구조는 별도의 연산기를 두는 구조보다 작은 사이즈를 유지하면서 성능저하를 33%까지 최소화 할 수 있는 구조이다. This paper proposes efficient log and exponent calculation methods using a dual phase instruction set without additional ALU unit for a mobile enviroment. Using the Dual Phase Instruction set, it extracts exponent and mantissa from expression of floating point and calculates 24bit single precision floating point of log approximation using the Taylor series expansion algorithm. And with dual phase instruction set, it reduces instruction excution cycles. The proposed Dual Phase architecture reduces the performance degradation and maintain smaller size.

다중코어 GPU를 위한 병렬처리 보간 알고리즘 구현

이광엽,김치용,Lee, Kwang-Yeob,Kim, Chi-Yong 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

최근 디스플레이의 해상도가 높아짐에 따라 그래픽 하드웨어가 처리해야할 데이터량과 연산량이 증가 하고 있다. 특히 레스터라이저의 데이터 처리량이 크게 증가 하고 있다. 본 논문은 높은 해상도의 많은 데이터를 빠르게 처리하기 위하여 레스터라이저를 병렬로 설계 하였다. 본 논문은 레스터라이저의 병렬화를 용이하게 하기 위하여 기존 보간 단계에서 사용하는 Bilinear 알고리즘[1] 대신 삼각형의 무게중심 좌표와 넓이를 이용하는 알고리즘을 사용하였다. 설계한 레스터라이저를 FPGA 환경에서 구현하여 기존 레스터라이저와 비교 검증 하였다. 기존 레스터라이저와 비교 결과 성능이 약 50퍼센트 상승 하였다. As resolution for displays is recently more and more increasing, the amount of data abd calculation that graphic hardware needs to process are also increasing. Especially the amount of data processing by rasterizer is rapidly increasing. This paper used an algorism using coordinates in center of gravity and area for triangle instead of using bilinear algorism[1] used by conventional interpolation, which is to make it easier for parallel processing by rasterizer. This paper implemented designed rasterizer under FPGA environment, and compared it with conventional rasterizer and verified it. This rasterizer is proved to have approximately 50% higher performance compared to conventional one.

신제품 개발 프로젝트의 사전 기획 기법(1)

남영호,김치용,Nam, Yeong-Ho,Kim, Chi-Yong 과학기술정책연구원 1993 과학기술정책 Vol.- No.57

개별 프로젝트의 연계 관리

남영호,김치용,Nam, Yeong-Ho,Kim, Chi-Yong 과학기술정책연구원 1994 과학기술정책 Vol.- No.63

타일 기반 그래픽 파이프라인 구조를 사용한 SIMT 구조 GP-GPU 설계

김도현,김치용,Kim, Do-Hyun,Kim, Chi-Yong 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.1

본 논문은 SIMT(Single Instruction Multi Thread)구조 GP-GPU(General Purpose Graphic Processing Unit)에서 그래픽 어플리케이션 성능을 향상시키기 위해 타일 기반 그래픽 파이프라인 구조를 제안한다. 타일 기반 그래픽 파이프라인 구조는 병렬적으로 Rasterization 단계를 처리하고, 불필요한 그래픽 처리 연산은 수행하지 않는다. SIMT구조를 통해 대용량 데이터를 병렬로 처리하여 연산 성능을 향상시켰고, 이는 3D 그래픽 파이프라인 처리의 성능을 향상하였다. 제안하는 구조를 통해 3D 그래픽 어플리케이션을 처리할 때 3D 모델을 구성하는 정점 데이터가 많아 질수록 높은 효율을 보인다. 제안하는 구조는 'RAMP'와 기존의 선행 연구를 비교하여 약 1.18배에서 최대 3배까지의 처리 성능 향상을 확인하였다. This paper proposes a design of the tile based on graphic pipeline to improve the graphic application performance in SIMT based GP-GPU. The proposed Tile based on graphics pipeline avoids unnecessary graphic processing operation, and processes the rasterization step in parallel. The massive data processing in parallel through SIMT architecture improve the computational performance, thereby improving the 3D graphic pipeline performance. The more vertex data of 3D model, the higher performance. The proposed structure was confirmed to improve processing performance of up to 3 times from about 1.18 times as compared to 'RAMP' and previous studies.

EEG신호의 시계열분석에 의한 쾌, 불쾌 감성분류에 관한 연구

임성식,김진호,김치용,Im, Seong-Sik,Kim, Jin-Ho,Kim, Chi-Yong 대한인간공학회 1998 大韓人間工學會誌 Vol.17 No.1

The objective of this study is to extract information from electroencephalogram(EEG) signals with which we can discriminate mental states. Seven university students were participated in this study. Ten stimuli based on IAPS (International Affective Picture Systems) Were presented at random according to the experimental schedule. 8-channel ($O_1$, $O_2$, $F_3$, $F_4$, $F_7$, $F_8$, $FP_1$, and $FP_2$)EEG signals were recorded at a sampling rate of 204.8 Hz for visual stimuli and analyzed. After random ten sequential stimuli presentation, the subject subjectively assessed the stimulus by scaling from -5 to 5. If the stimulus was the best and the worst, it was scored 5 and -5, respectively. Only maximum and minimum scored-EEG signals within each subject were selected on the basis of subjectively assessment for analysis. EEG signals were transformed into feature objects based on scalar autoregressive model coefficients. They were classified with Discriminant Analysis for each channel. The features produced results with the best classification accuracy of 85.7 % in $O_1$ and $O_2$ for visual stimuli. This study could be extended to establish an algorithm which quantify and classify emotions evoked by visual stimulus using autoregressive models.

개입모형을 이용한 EEG 신호의 다변량 분석에 관한 연구

임성식,김진호,김치용,황민철,Im, Seong-Sik,Kim, Jin-Ho,Kim, Chi-Yong,Hwang, Min-Cheol 대한인간공학회 1999 大韓人間工學會誌 Vol.18 No.1

The objective of the study is to discriminate EEG(electroencephalogram) due to emotional changes. Emotion was evoked by the series of auditory stimuli which were selected from the natural sounds in the sound effect collection of compact disc. Seventeen university students participated and experienced positive or negative emotions by six auditory stimuli with intermission between stimuli. Temporal EEG ($T_3$, $T_4$, $T_5$, and $T_6$) was recorded at the same time and a subjective test was performed on the eleven point scales after the experiment. The maximum and minimum scores of the EEG among six stimuli EEG were analyzed for discrimination of emotion. The EEG signals were transformed into feature objects based on scalar intervention model coefficients. Auditory stimulus was considered as intervention variable. They were classified by Discriminant Analysis for each channel. The features showed results with the best classification accuracy of 91.2 % in $T_4$ for auditory stimuli. This study could be extended to establish an algorithm which quantifies and classifies emotions evoked by auditory stimulus using time-series models.

병렬 알고리즘의 가속화를 위한 GP-GPU의 Thread할당 기법

이관호(Kwan-Ho Lee),김치용(Chi-Yong Kim) 한국전기전자학회 2017 전기전자학회논문지 Vol.21 No.1

본 논문에서는 적은 면적의 GP-GPU에서 성능을 향상시키기 위한 방법을 제안한다. 본 논문에서는 superscalar와 같이 과도하게 스케줄링 복잡성을 증가시키지 않는 대신 단순한 코어의 수를 늘려 성능을 극대화 시키는 방법을 제안한다. GP-GPU를 구성하는 Stream Processor의 구조를 단순화한다. 또한, Warp Schedule에서 thread 할당을 어플리케이션에 적합한 방법을 개발하여 성능을 개선한다. 성능을 검증하는 방안으로 neural network의 한 분야인 딥러닝에 대한 스레드 할당방식을 제안한다. Neural Network 알고리즘의 경우 Intel CPU 대비 90%에서 ARM Cortex-A15 4 core 대비 98% 성능 향상을 확인할 수 있었다. In this paper, we proposed a way to improve function of small scale GP-GPU. Instead of using superscalar which increase scheduling-complexity, we suggested the application of simple core to maximize GP-GPU performance. Our studies also demonstrated that simplified Stream Processor is one of the way to achieve functional improvement in GP-GPU. In addition, we found that developing of optimal thread-assigning method in Warp Scheduler for specific application improves functional performance of GP-GPU. For examination of GP-GPU functional performance, we suggested the thread-assigning way which coordinated with Deep-Learning system; a part of Neural Network. As a result, we found that functional index in algorithm of Neural Network was increased to 90%, 98% compared with Intel CPU and ARM cortex-A15 4 core respectively.