초 저 전압 강하와 빠른 정착 시간을 갖는 디지털 피드백 방식의 저 전력 LDO 레귤레이터의 설계

국문 초록 (Abstract)

본 논문에서는 Normal, Boost, Retention의 3가지 동작 모드를 가진 디지털 피드백 방식의 LDO를 제안한다.
CMOS 55nm 공정을 사용하여 설계하였다. 입력 전압 범위는 0.8~1.5V이고, 입력 전압이 1V 일 때 출력전압 범위는 0.746V ~ 0.956V 이다.
비교기와 PMOS Switch Array, Digital Controller를 사용하여 전압을 레귤레이션하며, 비교기는 SAR 타입과 Flash 타입으로 구성되고 Normal, Boost 모드에서 사용된다.
Normal 모드 일 때 정착 시간은 60us, Boost 모드 일 때 30us로써 Boost 모드를 동작 시켰을 때 2배 빠르다.
Retention 모드는 Clock신호를 ‘OFF’하여 Digital Controller와 비교기를 ‘OFF’ 함으로써 최소한의 PMOS만 동작시켜 전류 소모를 16uA에서 4uA로 1/4배 감소시켰다. 이 때 전류 효율은 최대 99.996% 이다.
그리고 비교기의 출력으로 PMOS를 제어하기 때문에 PMOS가 Fully turn on, off되는 구조로써, PMOS가 Fully turn on 일 때 최소한의 RON값을 가지므로 44 mV의 초 저 전압 강하를 가지며, 이 때 전력 효율은 최대 93% 이다.
라인 레귤레이션은 11.4mV/V이고, 입력전압 0.8V부터 레귤레이션되며, 부하 레귤레이션은 8mV/mA이며, 5mA까지 레귤레이션된다.

목차 (Table of Contents)

• 제1장 서론 1
• 제2장 관련 연구 3
• 2.1 Band-gap Reference 3
• 2.2 기존의 Low Drop-Out 레귤레이터 5
• 2.3 Digital LDO 관련 연구 7
• 제3장 제안하는 Digital Feedback LDO 레귤레이터 9
• 3.1 제안하는 Digital LDO의 블록 다이어그램 9
• 3.2 출력 전압의 편차를 개선한 Band-gap Reference 설계 11
• 3.3 빠른 정착 시간을 갖는 Digital LDO 설계 13
• 3.4 저 전력 Digital LDO 설계 16
• 제4장 측정 및 시뮬레이션 결과 19
• 4.1 시뮬레이션 결과 19
• 4.2 측정 결과 23
• 제5장 결론 및 향후연구 32
• 참고 문헌 33
• Abstract 35