멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 ...
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2013
Korean
KCI등재
학술저널
239-245(7쪽)
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멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 ...
멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 전압이 변화하는데 문턱전압의 변화는 선택된 셀 주위에 있는 셀들이 가장 낮은 문턱 전압 상태로 있는 셀들의 수가 많을수록 커진다. 그 이유는 전하의 손실이 이루어지는 낸드 플레쉬셀의 본질적인 특성 뿐 아니라, 주위 셀 사이의 측면 전계 때문이다. 전계에 대한 모사 결과로부터 전계의 증가 현상을 발견할 수 있고, 이로 인한 전하의 손실이 소자 스케일 다운에 따라 더 증가함을 알 수 있다.
다국어 초록 (Multilingual Abstract)
The data retention characteristics depending on neighbor cell"s threshold voltage (Vt) in a multilevel NAND flash memory is studied. It is found that a Vt shift (△Vt) of the noted cell during a thermal retention test is increased as the number of er...
The data retention characteristics depending on neighbor cell"s threshold voltage (Vt) in a multilevel NAND flash memory is studied. It is found that a Vt shift (△Vt) of the noted cell during a thermal retention test is increased as the number of erase-state (lowest Vt state) cells surrounding the noted cell increases. It is because a charge loss from a floating gate is originated from not only intrinsic mechanism but also lateral electric field between the neighboring cells. From the electric field simulation, we can find that the electric field is increased and it results in the increased charge loss as the device is scaled down.
목차 (Table of Contents)
참고문헌 (Reference)
1 H. Kurata, "The impact of random telegraph signals on the scaling of multilevel Flash memories" 112-113, 2006
2 K. N. Kim, "Technology for sub-50nm DRAM and NAND Flash Manufacturing" 323-326, 2005
3 C. Monzio Compagnoni, "Statistical model for random telegraph noise in Flash memories" 55 (55): 388-395, 2008
4 Y.-H. Koh, "NAND Flash scaling beyond 20nm" 1-3, 2009
5 최득성, "Mechanism of Threshold Voltage Widening in Sub-30 nm MLC NAND FLASH Cells after Erase/Write Cycling" 한국물리학회 59 (59): 2821-2824, 2011
6 H. Shim, "Highly Reliable 26nm 64Gb MLC E2NAND (Embedded-ECC & Enhanced efficiency) Flash Memory with MSP (Memory Signal Processing) Controller" 216-217, 2011
7 J.-D. Lee, "Effects of interface trap generation and annihilation on the data retention characteristics of flash memory cells" 4 (4): 110-117, 2004
8 J.-D. Lee, "Effects of floating-gate interference on NAND Flash memory cell operation" 23 (23): 264-266, 2002
9 M. Park, "Direct field effect of neighboring cell transistor on cell-to-cell interference of NAND Flash cell arrays" 30 (30): 174-177, 2009
10 A. Ghetti, "Comprehensive analysis of random telegraph noise instability and its scaling in deca-nanometer Flash memories" 56 (56): 1746-1752, 2009
1 H. Kurata, "The impact of random telegraph signals on the scaling of multilevel Flash memories" 112-113, 2006
2 K. N. Kim, "Technology for sub-50nm DRAM and NAND Flash Manufacturing" 323-326, 2005
3 C. Monzio Compagnoni, "Statistical model for random telegraph noise in Flash memories" 55 (55): 388-395, 2008
4 Y.-H. Koh, "NAND Flash scaling beyond 20nm" 1-3, 2009
5 최득성, "Mechanism of Threshold Voltage Widening in Sub-30 nm MLC NAND FLASH Cells after Erase/Write Cycling" 한국물리학회 59 (59): 2821-2824, 2011
6 H. Shim, "Highly Reliable 26nm 64Gb MLC E2NAND (Embedded-ECC & Enhanced efficiency) Flash Memory with MSP (Memory Signal Processing) Controller" 216-217, 2011
7 J.-D. Lee, "Effects of interface trap generation and annihilation on the data retention characteristics of flash memory cells" 4 (4): 110-117, 2004
8 J.-D. Lee, "Effects of floating-gate interference on NAND Flash memory cell operation" 23 (23): 264-266, 2002
9 M. Park, "Direct field effect of neighboring cell transistor on cell-to-cell interference of NAND Flash cell arrays" 30 (30): 174-177, 2009
10 A. Ghetti, "Comprehensive analysis of random telegraph noise instability and its scaling in deca-nanometer Flash memories" 56 (56): 1746-1752, 2009
11 K.-T. Park, "A zeroing cell-to-cell interference page architecture with temporary LSB storing and parallel MSB program scheme for MLC NAND flash Memories" 43 (43): 919-928, 2008
12 T. Hara, "A 146-mm2 8-Gb multi-level NAND flash memory with 70-nm CMOS technology" 41 (41): 161-169, 2006
3D Device simulator를 사용한 공정과 Layout에 따른 FinFET 아날로그 특성 연구
고성능 프로세서를 위한 카운터 기반의 캐시 교체 알고리즘
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
---|---|---|---|
2023 | 평가예정 | 계속평가 신청대상 (등재유지) | |
2018-01-01 | 평가 | 우수등재학술지 선정 (계속평가) | |
2015-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2014-12-11 | 학술지명변경 | 외국어명 : journal of The Institute of Electronics Engineers of Korea -> Journal of the Institute of Electronics and Information Engineers | |
2014-01-21 | 학회명변경 | 영문명 : The Institute Of Electronics Engineers Of Korea -> The Institute of Electronics and Information Engineers | |
2011-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2007-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2005-10-17 | 학술지명변경 | 한글명 : 대한전자공학회 논문지 -> 전자공학회논문지 | |
2005-05-27 | 학술지등록 | 한글명 : 대한전자공학회 논문지외국어명 : journal of The Institute of Electronics Engineers of Korea | |
2005-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2002-07-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2000-01-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
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2016 | 0.27 | 0.27 | 0.25 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.22 | 0.19 | 0.427 | 0.09 |