효율적인 캐쉬 테스트 알고리듬 및 BIST 구조 = An Effective Cache Test Algorithm and BIST Architecture

국문 초록 (Abstract)

급속한 프로세서 성능 향상에 따라 메인 메모리와의 속도차이를 극복하기 위해서 캐쉬메모리의 사용이 일반화 되었다. 일반적으로 내장된 캐쉬 블록의 메모리는 그 크기가 작기 때문에 테스트 관점에서 테스트 시간보다는 고장 검출률이 중요하다. 따라서 본 논문에서는 다양한 고장 모델을 테스트할 수 있는 테스트 알고리듬과 상대적으로 적은 오버헤드를 갖는 새로운 BIST(Built-In Self Test) 구조를 제안하였다. 새로운 동시 테스트 BIST 구조에서는 캐쉬제어 블록의 비교기를 태그 메모리 결과분석기로 사용한다. 이를 위한 비교기의 선행 테스트를 위해 변형된 주사사슬을 사용하여 테스트 클록을 감소하였다. 몇 개의 경계주사 명령어를 추가하여 내부 테스트 회로들을 제어할 수 있다. 새로운 메모리 테스트 알고리듬은 12N의 복잡도를 갖고 SAFs, AFs, TFs linked with CFs, CFins, CFids, SCFs, CFdyns 및 DRFs의 고장을 테스트할 수 있으며, 새로운 BIST 구조는 합성결과 기존의 동시 테스트 방법보다 약 11%의 오버헤드 감소가 가능하였다.

다국어 초록 (Multilingual Abstract)

As the performance of processors improves, cache memories are used to overcome the difference of speed between processors and main memories. Generally cache memories are embedded and small sizes, fault coverage is a more important factor than test time in testing point of view. A new test algorithm and a new BIST architecture are developed to detect various fault models with a relatively small overhead. The new concurrent BIST architecture uses the comparator of cache management blocks as response analyzers for tag memories. A modified scan-chain is used for pre-testing of comparators which can reduce test clock cycles. In addition several boundary scan instructions are provided to control the internal test circuitries. The results show that the new algorithm can detect SAFs, AFs, TFs linked with CFs, CFins, CFids, SCFs, CFdyns and DRFs models with O(12N), where N is the memory size and the new BIST architecture has lower overhead than traditional architecture by about 11%.