디스플레이 구동 IC용 1T-SRAM 설계에 관한 연구 = Design of 1T-SRAM for Display Driver IC

국문 초록 (Abstract)

디스플레이 구동 IC는 사람이 시각적으로 정보를 인식할 수 있도록 표시하는 디스플레이 패널에 글자나 이미지 등의 영상이 표시될 수 있도록 전기적 신호를 제공하는 집적회로를 말한다.
최근 디스플레이 패널의 크기와 해상도는 다양한 정보를 제공하기 위해 지속적으로 증가하고 있다. 이에 따라 디스플레이 구동 IC에서는 한 프레임의 영상 데이터를 저장하기 위해 대용량 버퍼 메모리가 요구된다. 기존의 버퍼 메모리인 6T-SRAM을 사용할 경우 디스플레이 구동 IC의 다이 (die) 크기 제한으로 인해 대용량 6T-SRAM을 구현하는 데는 한계가 있다. 그리고 메모리 용량 증가에 따라 칩 면적이 증가하여 디스플레이 구동 IC의 가격이 상승하게 된다. 그래서 가격 경쟁력과 기술적 제약을 극복하기 위해 6T-SRAM 대신 셀 크기가 약 1/4인 1T-SRAM을 사용하는 연구가 많이 되고 있다.
저면적, 저전력, 고속의 1T-SRAM IP를 구현하기 위한 기술로는 core 회로, 리던던시 회로, Arbitration 기능을 포함한 RAM-Peripheral 회로와 DC-DC 변환기 회로에 대한 설계 기술이 요구된다. 저면적 회로 설계는 1T-SRAM 셀, BL 센스 앰프 회로를 포함한 core 회로, 리던던시 회로, 주변회로와 DC-DC 변환기 회로의 면적을 줄이는 것이 중요하다. 1T- SRAM 셀의 크기는 반도체 공정마다 결정되어 있다. BL 센스 앰프에 연결되는 셀의 수가 증가할수록 BL 센스 앰프의 수를 줄여 레이아웃 면적을 줄일 수 있다. 하지만 센싱 마진과 리프레시 시간을 고려하였을 때 셀의 수를 무한정 늘릴 수는 없다. 그래서 CBL/Cs 비를 고려하게 되면 BL에 연결되는 셀의 수는 자동적으로 결정되기 때문에 BL 센스 앰프가 차지하는 면적을 줄이는 데는 한계가 있다. 메모리 셀 데이터의 불량을 검출하고 정정하는 ECC 기능의 리던던시 회로는 WVGA급인 경우 1T- SRAM의 약 15～20%의 면적을 차지하고 있으므로 이 면적을 줄이는 것이 1T-SRAM IP의 크기를 줄이는 데 필수적이다. 그리고 DC-DC 변환기 회로도 저면적 설계의 중요한 부분이다. 한편 6T-SRAM을 1T- SRAM으로 대체하기 위해서는 1T-SRAM의 저면적 구현뿐만 아니라 저전력 설계가 요구된다. DC-DC 변환기는 1T-SRAM의 내부 전원을 공급하는 회로로 전류 소모가 많은 회로이다. 그래서 전류소모를 줄이기 위해 저전력 DC-DC 변환기 회로 설계가 요구되고 있다. 저면적, 저전력 이외에 1T-SRAM 주변회로 설계에서 CPU-port 동작과 panel-port 동작이 동시에 인가될 경우 이를 중재할 수 있는 아비터 회로 설계가 요구된다.
본 논문에서는 QVGA급 1T-SRAM을 설계하여 검증하였고 WVGA급 1T-SRAM용 요소 회로를 설계하여 검증하였다. QVGA급 1T-SRAM 설계에서 아비터 회로를 구현하여 동시에 입력되는 CPU-port 동작과 panel-port 동작에 대해 제어할 수 있도록 하였다. 설계된 QVGA급 1T- SRAM은 6T-SRAM 보다 레이아웃 면적을 약 40% 줄였다. WVGA급 1T-SRAM용 요소 회로는 저면적, 저전력으로 설계하였다. 저면적 1T- SRAM IP 구현을 위해서 ECC 기능의 리던던시 회로 대신 eFuse 프로그램 방식을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 설계된 리던던시 회로는 불량인 셀을 선택하는 리페어 주소가 입력되면 여분의 메모리 셀에서 데이터를 읽거나 쓰도록 해준다. 그리고 1T-SRAM의 파워소모를 줄이기 위해 설계된 DC-DC 변환기의 VPWL 레귤레이터 회로는 VCI 전압을 VDD+0.5V의 목표 전압으로 레귤레이션하여 저면적으로 큰 구동전류를 공급할 수 있다. 그리고 VNWL 전하 펌프 회로는 펌핑된 전하를 VNWL 노드로 완전히 전달시켜 펌핑 효율을 높일 수 있도록 설계하였다. 또한 PVT 변화에 둔감한 VPWL과 VNWL 전압을 생성하기 위해 밴드갭 기준 전류 발생기를 이용하여 기준전압을 만들어 비교하는 레벨 감지기 회로를 설계하였다. VDD/2 전압을 생성하는 Half-VDD 회로는 pull-up과 pull-down 트랜지스터의 게이트 전압을 CMOS 레벨로 스위칭 하도록 하여 구동 전류를 증가시킨 회로를 사용하였다. 1T-SRAM 리페어용 리던던시 제어회로의 테스트 칩을 측정한 결과 프로그램 모드, 파워-온 읽기 모드, 비교 모드에서 모두 정상적인 리던던시 제어 회로로 동작하는 것을 확인하였다. 또한 1T-SRAM용 DC-DC 변환기의 VPWL 전압을 측정한 결과 50개의 샘플에 대해 VPWL-VDD 전압은 0.44V～0.5V 측정되었으며 목표 전압인 0.5V에 근접하였다. VDD 전압 변화에 대한 VHDD의 측정 파형은 VDD/2 전압이 출력되는 것을 확인하였다.

목차 (Table of Contents)

• 한글 요약문 i
• 목 차 iv
• 그림 목차 vi
• 표 목차 xi
• 약 어 xiii
• 제 1 장 서 론 1
• 제 2 장 SRAM 셀 기술 동향 7
• 2.1 6T-SRAM 셀 7
• 2.2 1T-SRAM 셀 9
• 제 3 장 1T-SRAM 설계 14
• 3.1 QVGA급 1T-SRAM 회로 설계 14
• 3.1.1 1T-SRAM core 회로 설계 20
• 3.1.2 Arbiter 회로 설계 28
• 3.2 WVGA급 1T-SRAM용 요소 회로 설계 31
• 3.2.1 리던던시 제어 회로 설계 31
• 3.2.2 1T-SRAM용 DC-DC 변환기 설계 43
• 제 4 장 모의실험 및 측정 결과 62
• 4.1 QVGA급 1T-SRAM 62
• 4.1.1 모의실험 결과 62
• 4.1.2 측정 결과 64
• 4.2 리던던시 제어 회로 66
• 4.2.1 모의실험 결과 66
• 4.2.2 측정 결과 69
• 4.3 1T-SRAM용 DC-DC 변환기 71
• 4.3.1 VPWL 발생기의 모의실험 결과 71
• 4.3.2 VPWL 발생기의 측정 결과 73
• 4.3.3 VNWL 발생기의 모의실험 결과 74
• 4.3.4 Half-VDD 발생기의 모의실험 결과 75
• 4.3.5 Half-VDD 발생기의 측정 결과 77
• 제 5 장 결 론 78
• 참고문헌 80
• Abstract 85