게이트 단계에서의 소모전력 예측 = Gate-Level Power Estimation

국문 초록 (Abstract)

최근의 전자업계의 동향을 살펴보면, 휴대 가능한 제품의 요구가 증대되고, 고 집적화 됨에 따라 제품의 크기와 동작속도 뿐만 아니라, 소모하는 전력의 양이 큰 문제로 대두되었다. 더욱이 휴대 장비에서는 전지의 양이 제한되어 있기 때문에, 소모 전력을 줄이는 것은 중요한 문제이다. 휴대 장비가 아니라고 해도, 높은 전력소모를 보이는 제품은 안정된 동작을 위해 값비싼 냉각장치 등을 필요로 한다. 이와 같이 전력소모를 줄이거나 예측할 수 있는 CAD tool에 대한 개발이 시급한 상황이다. 이제까지의 업계의 경향은 물리적 단계의 소모전력을 분석하는 tool의 개발 쪽에 한정되어 있었다. 하지만 이러한 하위 단계에서의 tool은 제품 생산 직전의 단계에서 이루어짐으로, 제품이 원하는 규격에 맞지 않을 경우, 재생산의 비용과 시간의 손실이 크다. 따라서 보다 상위 단계에서의 소모전력 예측 tool의 필요가 증가하고 있다. 본 논문에서는 이러한 기대에 발맞춰 gate 단계에서 소모전력을 예측할 수 있는 알고리즘을 제안하였다. 제안한 알고리즘은 입력 신호와의 의존성을 줄이기 위해 확률을 이용한 방법을 기초로 하였으며, 알고리즘의 정확성을 입증하기 위해 시스템을 설계, HSPICE를 이용한 시뮬레이션 결과와 비교하였다. 본 논문에서 제한한 알고리즘을 이용하여, 널리 알려진 시스템(ISCAS 85, ISCAS 89)의 소모전력을 예측한 결과, 시뮬레이션을 통해 얻은 결과와 비교해 봤을 때, 10% 이내의 오차 한도를 가진 것으로 분석되었다.