입력 지터에 강한 순수 디지털 클럭 데이터 복원 및 복호 회로

국문 초록 (Abstract)

직렬 데이터 수신기는 입력되는 데이터를 복원하기 위해 일반적으로 클록 데이터 복원 회로(CDR)가 필요하다. 대부분의 클록 정보 복원 회로들은 위상 고정 루프(PLL)를 기반으로 한 방식의 설계가 주를 이루고 있다. 본 논문에서는 PLL을 사용하지 않는 합성 가능한 디지털 방식의 클록 데이터 및 전송로 부호(Line code)를 복원하는 회로를 제안한다. 제안하는 회로는 PLL을 사용하지 않고, 시스템에서 사용되는 클록을 이용하여 동작시킬 수 있으며 순수한 HDL만을 이용하여 설계가 가능하고 공정에 관계없이 합성 가능한 소프트 코드로 설계할 수 있다. 제안된 회로 구조는 높은 입력 지터(jitter)를 견딜 수 있으며, PLL을 사용하지 않아 매우 작은 면적을 가지게 되고 다양한 샘플링 주파수를 갖는 경우에도 동작 가능하다. 제안한 회로 구조를 S/PDIF(Sony/Philips Digital Interface Format)를 위한 CDR 회로에 적용하여 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하고 구현하였다.

다국어 초록 (Multilingual Abstract)

Serial data receivers include a clock data recovery (CDR) circuit to recover data in general. Most of the CDR circuits are designed using dedicated phase locked loop (PLL) circuits. In this paper, we propose an all-digital CDR architecture which can recover line coded data and embedded clock from input data using only a system clock. The proposed architecture enables a CDR circuit to be designed only with HDL and to be synthesized regardless of a process technology since it does not require manual layout. It has a high input jitter tolerance and occupies small area without a PLL circuit. In addition, it works for the variable sampling frequencies. It is applied to a CDR circuit for S/PDIF (Sony/Philips Digital Interface Format) signals. The circuit is designed using Verilog-HDL and is implemented and verified using an FPGA.

목차 (Table of Contents)

• 요약
• Abstract
• Ⅰ. 서론
• Ⅱ. CDR 구조
• Ⅲ. 실험
• Ⅳ. 결론
• REFERENCES

참고문헌 (Reference)

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