나노공정에서 SEU 및 PVT로 인한 오류에 대해 강인한 플립플롭의 설계 = Robust flip-flop design for detection and correction of SEU and process variation errors in the nanometer process

다국어 초록 (Multilingual Abstract)

Parameter variation and susceptibility of soft errors in nanometer process technologies pose a major design challenge for high performance IC designs. Most circuit design solutions to the nanometer process related errors rely on space and time redundancy technologies. The existing solutions to the distributed memory components such as latch, flip flop, and registers suffer from large area overhead while providing relatively less reliability protections. In this paper, we propose a new flip flop adapting the c-elements and time delay filtering. The proposed flip flop is robust to both PVT variation and soft error. Also the proposed circuit provides both error detection and correction while improving circuit performances such as WOV and correction cycle with little area overhead compared to the existing approaches.

목차 (Table of Contents)

• 1. 서론 = 1
• 2. 나노 공정에서의 공정 특성 변화 = 6
• 2.1 Process variation error = 6
• 2.2 Soft-error (SEU) = 8
• 3. 나노 공정의 특성 변화에 강인한 회로 수준의 설계에 대한 연구 = 9
• 3.1 WoV (window of vulnerability) = 9
• 3.2 오류 정정 방법 = 11
• 3.2.1 하드웨어 중복 (hardware redundancy) = 11
• 3.2.2 시간 중복 (timing redundancy) = 13
• 3.2.3 정보 중복 검사 (information redundancy) = 13
• 3.3 기존의 연구 동향 = 14
• 3.3.1 SEU에 강인한 설계 연구 = 14
• 3.3.2 PVT로 인한 오류에 강인한 연구 = 21
• 4. SEU 및 PVT로 인한 오류에 강인한 플립플롭 구조 = 29
• 4.1 C-element 및 Clocked CMOS 구조 = 29
• 4.2 SEU & PVT 오류 = 31
• 4.3 제안하는 SEU 및 PVT에 의한 오류에 강인한 플립플롭 = 32
• 5. 실험결과 = 36
• 5.1 오류 정정 검증 = 36
• 5.1.1 PVT에 의한 오류 정정 = 37
• 5.1.2 외부 SEU에 의한 오류 정정 = 38
• 5.1.3 내부 SEU에 의한 오류 정정 = 40
• 5.2 성능분석 및 비교 = 42
• 6. 결론 = 45
• 참고문헌 = 46
• Abstract = 48