${\sum}-{\Delta}$ modulator의 구조를 갖는A/D 변환기 설계

윤정식,정정화 한국통신학회 2003 韓國通信學會論文誌 Vol.28 No.1C

본 논문에서는 2 Ms/s의 데이터 rate와 12-비트의 해상도를 갖는 Sigma-delta modulator의 구조를 제안한다. Sigma-delta modulator는 oversampling과 노이즈 shaping의 두 가지 특성으로 인해 낮은 해상도의 A/D 변환기와 결합하여 높은 해상도를 갖는 A/D 변환기의 구현이 가능하다는 장점으로 audio 응용 분야에 널리 사용되어 왔다. 그러나, Sigma-delta modulator를 무선 데이터 통신 등 다양한 응용 분야에서 사용하기 위해서는 좀더 높은 데이터 rate를 갖는 Sigma-delta modulator에 관한 연구가 필요하게 되었다. 본 논문에서 제안한 Sigma-delta modulator 구조는 기존의 64 내지 256의 oversampling비를 16으로 낮추어 sampling을 하여 기존의 수 십에서 수 백 Ks/s정도의 데이터 rate를 1 Ms/s 이상의 높은 데이터 rate에서 동작하도록 하였다. 그리고 두 개의 2차 Sigma-delta modulator를 Cascade 구조로 연결하고, 이득을 최적화하여 4차의 Sigma-delta modulator와 유사한 결과를 얻을 수 있었다. 내부에는 1-비트 A/D, D/A 변환기를 채용하여 부가적인 calibration 회로가 필요 없도록 하였다. This thesis proposes a sigma-delta modulator architecture with 2 Ms/s data rate and 12 bit resolution. A sigma-delta modulate has the features of oversampling and noise shaping. With these features, it can be connected with low resolution A/D converter to achieve higher resolution A/D converter. Most previous researches have been concentrated on high resolution but low data rate applications, e.g. audio applications. But, in order to be applied to various applications such as wireless data communication, researches on sigma-delta modulator architecture for higher data rate are required. The proposed sigma-delta modulator architecture has the sampling rate of 16 times Nyquist rate to achieve high data rate, and consists of a cascade of two 2nd order sigma-delta modulator to get relatively high resolution. The experimental result shows that the proposed architecture achieves 12-bit resolution at 2 Ms/s data rate.

The Design of a Multi-bit Quantization Sigma-delta Modulator

Tong Ziquan,Yang Shaojun,Jiang Yueming,Dou Naiying 보안공학연구지원센터(IJSIP) 2013 International Journal of Signal Processing, Image Vol.6 No.5

Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식

정요성(Yo Sung Jung),장영범(Young Beom Jang) 大韓電子工學會 2009 電子工學會論文誌-TC (Telecommunications) Vol.46 No.9

이 논문에서는 Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식을 제안한다. 제안된 방식은 변조기의 SNR을 최대화하는 상위 10개의 이득 값 후보군을 선정한 후에 데시메이션 필터를 통과시켜 가장 작은 MSE를 보이는 이득 값을 최적의 이득으로 결정하는 방식이다. 1차의 단일 비트 변조기의 실험 모델을 통하여 변조기의 후보군 중 6위를 보인 이득 값이 가장 작은 MSE를 보였다. 제안된 방식은 변조기의 SNR을 최대화하는 기존의 아이디어와 데시메이션 필터로 사용되는 CIC 필터의 샘플합 특성을 이용하여 최적의 이득 값을 결정하는 장점을 갖는다. 이 논문에서 제안한 이득 최적화 방식은 변조기의 실험을 통하여 더 많은 후보군을 선정하여 CIC 필터를 시뮬레이션하면 더 좋은 결과를 얻을 수 있을 것이다. In this paper, we propose new gain optimization method for Sigma-Delta A/D converters. First, in proposed method, the 10 candidates are selected through SNR maximization for Sigma-Delta modulator. After then, it is shown that optimum gains can be obtained through MSE calculation for CIC decimation filter. In the simulation, The proposed method has advantages which utilize SNR maximization for modulator and MSE minimization for CIC decimation filter. The more candidates are chosen in SNR maximization for modulator, the better gains can be obtained in MSE minimization for CIC decimation filter.

개선된 DWA 구조를 갖는 3차 3-비트 SC Sigma-Delta Modulator

김동균(Dong-gyun Kim),조성익(Seong Ik Cho) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.5

DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 2<SUP>n</SUP> Register 블록을 2<SUP>n</SUP> S-Rlatch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20㎑, 샘플링 주파수 2.56㎒에서 0.1% DAC 단위요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr 수를 줄일 수 있었다. In multibit Sigma-Delta Modulator, one of the DEM(Dynamic Element Matching) techniques which is DWA(Data Weighted Averaging) is widely used to get rid of non-linearity caused by mismatching of capacitor that is unit element of feedback DAC. In this paper, by adjusting clock timing used in existing DWA architecture, 2<SUP>n</SUP> Register block used for output was replaced with 2<SUP>n</SUP> S-R latch block. As a result of this, MOS Tr. can be reduced and extra clock can also be removed. Moreover, two n-bit Register block used to delay n-bit data code is decreased to one n-bit Register. After designing the 3rd 3-bit SC(Switched Capacitor) Sigma-Delta Modulator by using the proposed DWA architecture, 0.1% of mismatching into unit element in input frequency 20 ㎑ and sampling frequency 2.56 ㎒. As a consequence of the simulation, It was able to get the same resolution as the existing architecture and was able to reduce the number of MOS Tr. by 222.

Mixed CT/DT Cascaded Sigma-Delta Modulator

Lee, Kye-Shin The Institute of Electronics and Information Engin 2009 Journal of semiconductor technology and science Vol.9 No.4

A mixed CT/DT 2-1 cascaded ${\Sigma\Delta}M$ which includes a first stage CT ${\Sigma\Delta}M$ and a second stage mismatch insensitive two-channel time-interleaved DT ${\Sigma\Delta}M$ is proposed. With this approach, the advantages of both CT and DT ${\Sigma\Delta}Ms$ including high speed operation, inherent anti-aliasing filter, and good coefficient matching can be achieved. The two-channel time-interleaved ${\Sigma\Delta}M$ used in the second stage alleviates the speed constraints of the DT ${\Sigma\Delta}M$, whereas enables better matching between the analog and digital filter coefficients compared to CT ${\Sigma\Delta}Ms$.

단일 비트 전자-광학 시그마-델타 변조기의 성능 및 지터 효과 분석

남창호(Chang-Ho Nam),나성웅(Sung-Woong Ra) 한국전자파학회 2012 한국전자파학회논문지 Vol.23 No.6

전자-광학 시그마-델타 변조기는 안테나로부터 수신된 광대역 초고주파 신호를 직접 디지털 신호로 변환하는 디지털 수신기의 핵심 구성품이다. 전자-광학 시그마-델타 변조기는 펄스 레이저와 두 개의 마하-젠더 간섭계(Mach-Zehnder Interferometer: MZI)를 통하여 입력 신호를 초과 샘플링하고, 격자 섬유 누적기(Fiber-Lattice Accumulator: FLA)를 통하여 잡음을 감소시킨다. 고해상도의 출력 신호를 얻기 위해 양자화기 출력에는 데시메이션 필터링 과정이 추가된다. 변조기 설계시 지터는 변조기 입력 신호를 원 신호로 복원하는데 큰 영향을 미치는 요소이다. 본 논문에서는 전자-광학 1차 단일 비트 시그마-델타 변조기의 구현 과정 및 성능을 시뮬레이션을 통하여 분석한다. 전자-광학 시그마-델타 변조기 입력 신호와 출력 신호를 시간 영역에서 분석하고, 복원된 신호에 대하여 비동기 스펙트럼 평균화 방식을 사용하여 주파수 영역의 성능을 분석한다. 지터(Jitter)가 있는 레이저 신호와 지터가 없는 레이저 신호에 대하여 시그마-델타 변조기의 성능을 비교 및 분석하여, 시간 지터가 변조기 성능에 영향을 미치는 지터값을 참고치(펄스 반복 주파수가 100 ㎓인 경우, 시간 지터는 100 fs 이하)로서 제시한다. 이러한 지터값은 레이저 생성기 제작시나 변조기 설계시 참고 규격치로 이용된다. Electro-optical sigma-delta modulators are the core module of digital receiver to digitize wideband radio-frequency signals directly at an antenna. Electro-optical sigma-delta modulators use a pulsed laser to oversample an input radiofrequency signals at two Mach-Zehnder Interferometer(MZI) and shape the quantization noise using a fiber-lattice accumulator. Decimation filtering is applied to the quantizer output to construct the input signal with high resolution. The jitter affects greatly on reconstructing the original input signal of modulator. This paper analyzes the performance of first order single bit electro-optical sigma-delta modulator in the time domain and the frequency domain. The performance of modulator is analyzed by using asynchronous spectral averaging of the reconstructed signal’s spectrum in the frequency domain. The reference value of time jitter is presented by analyzing the performance of jitter effects. This kind of jitter value can be used as a reference value on the design of modulators.

UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터

임진업,최중호,Lim, Jin-Up,Choi, Joong-Ho 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.8

본 논문에서는 UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터에 대해 논한다. 저 전력 동작수행을 위한 연속 시간 모듈레이터의 루프 필터는 선형성이 우수하고, 튜닝 회로가 비교적 간단한 active-RC 필터로 구성하였다. 본 모듈레이터의 구조는 전력 효율을 높이기 위해 24의 OSR (Oversampling Ratio)의 3차 4비트 단일 루프로 구성하였고, 초과 루프 지연 시간에 의한 성능 저하를 방지하기 위해 반주기 지연 제환 경로를 추가하였다. 제작한 회로의 SNR, SNDR, Dynamic range는 각각 71dB, 65dB, 74dB로 측정되었다. 설계한 연속-시간 시그마-델타 모듈레이터는 0.18-um CMOS 표준공정으로 제작하였고, 1.8V의 단일 전원 전압에서 15mW의 전력을 소모한다. This paper presents a low power CMOS continuous-time $\Sigma\Delta$ (sigma-delta) modulator for UMTS receivers. The loop filter of the continuous-time $\Sigma\Delta$ modulator consists of an active-RC filter which performs high linearity characteristics and has a simple tuning circuit for low power operating system The architecture of this modulator is the $3^{rd}-order$ 4-bit single loop configuration with a 24 of OSR (Oversampling Ratio) to increase the power efficiency. The modulator includes a half delay feedback path to compensate the excess loop delay. The experimental results of the modulator are 71dB, 65dB and 74dB of the peak SNR, peak SMR and dynamic range, respectively. The continuous-time $\Sigma\Delta$ modulator is fabricated in a 0.18-um 1P4M CMOS standard process and dissipates 15mW for a single supply voltage of 1.8V.

디지털 입력 시그마-델타 변조 기반의 D급 오디오 증폭기

조준기(Jun-Gi Jo),노진호(Jinho Noh),정태성(Tae-seong Jeong),유창식(Changsik Yoo) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11

본 논문에서는 시그마-델타 변조기에 기반 한 D급 오디오 증폭기를 제안한다. 16-비트 병렬의 디지털 입력신호는 4-차 디지털 시그마-델타 변조기에 의해 2-비트의 신호로 직렬화되고, 이 신호는 4-차 아날로그 시그마-델타 변조기로 인가된다. 아날로그 시그마 델타 변조기의 출력단의 파워 스위치는 3-레벨로 동작하며, 3-레벨의 펄스 밀도 변조(PDM) 출력 신호는 LC-필터를 통해 저역 통과되어 스피커에 전달된다. 아날로그 시그마-델타 변조기의 첫 단의 적분기는 디지털 시그마-델타 변조기의 출력으로부터 샘플된 이산 시간 영역의 신호를 입력으로 받아들이고, 동시에 파워 스위칭 단의 연속 시간 영역의 출력 신호를 부궤환(feedback) 받기 위해 스위치드-캐패시터 적분기와 연속시간 영역의 적분기를 혼합된 형태로 구현되었다. 제안된 클래스-D 오디오증폭기는 CMOS 0.13-㎛ 공정을 이용해 제작되었으며 100-㎐ 부터 20-㎑의 신호 주파수 영역에서 동작한다. 제작된 D급 오디오 증폭기는 4-Ω 부하 저항에서 최대 18.3-㎽을 내고 0.035-%의 전고조파 왜율(total harmonic distortion pluse noise : THD+N) 성분과 80-㏈의 입력신호 대역폭(dynamic range)을 갖는다. 아날로그 및 디지털 변조기는 1.2-V 전원 전압으로 동작하며 총 457-uW의 전력을 소모한다. A sigma-delta modulator based class-D audio amplifier is presented. Parallel digital input is serialized to two-bit output by a fourth-order digital sigma-delta noise shaper. The output of the digital sigma-delta noise shaper is applied to a fourth-order analog sigma-delta modulator whose three-level output drives power switches. The pulse density modulated (PDM) output of the power switches is low-pass filtered by an LC-filter. The PDM output of the power switches is fed back to the input of the analog sigma-delta modulator. The first integrator of the analog sigma-delta modulator is a hybrid of continuous-time (CT) and switched-capacitor (SC) integrator. While the sampled input is applied to SC path, the continuous-time feedback signal is applied to CT path to suppress the noise of the PDM output. The class-D audio amplifier is fabricated in a standard 0.13-㎛ CMOS process and operates for the signal bandwidth from 100-㎐ to 20-㎑. With 4-Ω load, the maximum output power is 18.3-㎽. The total harmonic distortion plus noise and dynamic range are 0.035-% and 80-㏈, respectively. The modulator consumes 457-uW from 1.2-V power supply.

A Single-Bit 2nd-Order Delta-Sigma Modulator with 10-μm Column-Pitch for a Low Noise CMOS Image Sensor

Min-Woo Kwon(권민우),Jimin Cheon(천지민) 한국정보전자통신기술학회 2020 한국정보전자통신기술학회논문지 Vol.13 No.1

본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10μm 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970⨯10 μ㎡ 및 248μW이다. In this paper, a single-bit 2nd-order delta-sigma modulator with the architecture of cascaded-of-integrator feedforward (CIFF) is proposed for column-parallel analog-to-digital converter (ADC) array used in a low noise CMOS image sensor. The proposed modulator implements two switched capacitor integrators and a single-bit comparator within only 10-μm column-pitch for column-parallel ADC array. Also, peripheral circuits for driving all column modulators include a non-overlapping clock generator and a bias circuit. The proposed delta-sigma modulator has been implemented in a 110-nm CMOS process. It achieves 88.1-dB signal-to-noise-and-distortion ratio (SNDR), 88.6-dB spurious-free dynamic range (SFDR), and 14.3-bit effective-number-of-bits (ENOB) with an oversampling ratio (OSR) of 418 for 12-kHz bandwidth. The area and power consumption of the delta-sigma modulator are 970⨯10 μ㎡ and 248 μW, respectively.

어쿠스틱 센서 IC용 4차 단일 비트 연속 시간 시그마-델타 모듈레이터

김형중(Hyoungjoong Kim),이민우(Minwoo Lee),노정진(Jeongjin Roh) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.3

본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay) 에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 0.13 ㎛ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 0.58 ㎟ 이다. 시뮬레이션 결과 25 ㎑ 의 신호 대역 내에서 91.3 ㏈의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 290 ㎼ 임을 확인하였다. This paper presents the design of continuous-time sigma-delta modulator for acoustic sensor. The feedforward structure without summing block is used to reduce power consumption of sigma-delta modulator. A high-linearity active-RC filter is used to improve resolution of sigma-delta modulator. Excess loop delay problem in conventional continuous-time sigma-delta modulators is solved by our proposed architecture. A low power, high resolution fourth-order continuous-time sigma-delta modulator with 1-bit quantization was realized in a 0.13-㎛, 1-poly 8-metal CMOS technology, with a core area of 0.58 ㎟. Simulation results show that the modulator achieves 91.3-㏈ SNR over a 25-㎑ signal bandwidth with an oversampling ratio of 64, while dissipating 290 ㎼ from a 3.3-V supply.