레이다 신호처리보드의 고속 통신 기술

김홍락,박성호,황선정,김정은 한국인터넷방송통신학회 2024 한국인터넷방송통신학회 논문지 Vol.24 No.5

레이다 신호처리보드는 DSP와 FPGA를 포함하는 아키텍처를 가진 임베디드 시스템을 널리 사용되어 왔다. DSP 와 FPGA간의 고속 실시간 통신이 있으며, DSP와 DSP 간의 고속 실시간 통신, FPGA와 외부 레이다 구성품들과의고속 통신이 있다. 본 논문에서는 DSP가 부팅을 하기 위하여 메모리와 EMIF(External Memory Interface), DSP간HyperLink, FPGA와 DSP간 SRIO(Serial Rapidio), PCIe(PCI Express), FPGA와 외부 구성품과의 RS422 통신 등일반적인 통신 인터페이스를 설명하고, 이러한 인터페이스를 사용하여 높은 통신 성능을 구현하는 방식에 대하여 설명한다. 특히 DSP와 FPGA 간의 고속통신에 대해서는 속도와 성능을 분석하여 설계하는 것에 대하여 설명한다. 그리고 이전에는 외부 레이다 구성품들을 제어하고 정보를 받기 위하여 개별 신호를 여러 개의 신호를 통하여 병렬 처리하는 방식에서 RS422 통신을 통하여 고속으로 많은 정보를 받는 방식에 대하여 설명한다. 새로운 방식은 레이다 신호처리보드의통신 속도와 성능을 향상시킨다. Radar signal processing boards have been widely used in embedded systems with architectures including DSPs and FPGAs. There is high-speed real-time communication between DSP and FPGA, high-speed real-time communication between DSP and DSP, and high-speed communication between FPGA and external radar components. This paper describes general communication interfaces such as memory and External Memory Interface (EMIF), HyperLink between DSP, SRIO (Serial Rapidio) between FPGA and DSP, PCIe (PCI Express), RS422 communication with FPGA and external components for DSP to boot, and describes how to implement high communication performance using these interfaces. In particular, high-speed communication between DSP and FPGA is explained by analyzing speed and performance. And previously, it describes how to receive a lot of information at high speed via RS422 communication, from the method of parallel processing individual signals through multiple signals in order to control the external radar components and receive information. The new method improves the communication speed and performance of the radar signal processing board.

정교한 클럭 게이팅을 이용한 저전력 재구성 가능한 DSP 설계

정찬민(Chan-Min Jung),이영근(Young-Geun Lee),정기석(Ki-Seok Chung) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고, 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다. Recently, many digital signal processing (DSP) applications such as H.264, CDMA and MP3 are predominant tasks for modern high-performance portable devices. These applications are generally computation-intensive, and therefore, require quite complicated accelerator units to improve performance. Designing such specialized, yet fixed DSP accelerators takes lots of effort. Therefore, DSPs with multiple accelerators often have a very poor time-to-market and an unacceptable area overhead. To avoid such long time-to-market and high-area overhead, dynamically reconfigurable DSP architectures have attracted a lot of attention lately. Dynamically reconfigurable DSPs typically employ a multi-functional DSP accelerator which executes similar, yet different multiple kinds of computations for DSP applications. With this type of dynamically reconfigurable DSP accelerators, the time to market reduces significantly. However, integrating multiple functionalities into a single IP often results in excessive control and area overhead. Therefore, delay and power consumption often turn out to be quite excessive. In this thesis, to reduce power consumption of dynamically reconfigurable IPs, we propose a novel fine-grained clock gating scheme, and to reduce size of dynamically reconfigurable IPs, we propose a compact multiplier-less multiplication unit where shifters and adders carry out constant multiplications.

회전체 진동 데이터 획득을 위한 효율적인 FPGA 로직 설계

이정석(Jung-Suk Lee),유등열(Deung-Ryeol Ryu) 대한전자공학회 2010 電子工學會論文誌 IE (Industry electronics) Vol.47 No.4

본 논문은 회전체의 진동 데이터를 효율적으로 획득하기 위해 데이터 획득 시스템을 설계하였다. 데이터획득 장치는 필터와 증폭기로 구성한 아날로그 로직과 ADC와 DSP, FPGA, FIFO 메모리를 갖고 있는 디지털로직으로 구성하였다. 센서로부터 획득한 회전체의 진동신호는 아날로그 로직을 통과하여 FPGA에 의해 제어되고, 그 신호는 ADC를 통해 변환되고 FIFO 메모리에 저장하였다. 디지털 신호 처리는 FPGA 제어어의해서 FIFO 메모리에 들어온 데이터를 이용하여 DPS에서 신호처리를 수행할 수 있도록 구성하였다. 회전체 진동을 진단 및 분석하기 위한 진동 요소는 데이터 신호로서 실수 변환, Peak to Peak, 평균 값 산출, GAP, 디지털 필터, FFT 등을 DSP에서 처리하고 설정된 이벤트를 추적하며, 그 결과 값을 도출하여 조기 경보시스템을 구축하였다. 모든 신호처리 과정 및 이벤트 추적은 여러 분석 단계 의해서 처리 시간이 소요되며, 특정 이벤트에 따라 처리 소요 시간에도 변동이 발생한다. 데이터 획득 및 처리는 연속적으로 실시간 분석을 수행해야 하지만, DSP에서는 입력된 신호를 처리하는 동안에 입력된 이후의 데이터에서 다음 입력처리 시간동안 획득한 데이터는 처리 될 수 없고, 특히 다수의 채널에서는 더 많은 데이터 손실이 일어날 수 있다. 따라서 본 논문에서는 데이터 손실이 적고 빠른 처리를 위하여 DPS와 FPGA을 효과적인 사용하였고, 이러한 여러 분석 단계 신호처리에서 발생되는 시간을 최소한으로 줄일 수 있는 방법으로 DSP에서 처리되는 신호단계 중 일부를 FPGA에서 처리할 수 있도록 설계 하였고, 그리고 단일의 신호 처리에 의해 수행되는 분석단계를 병렬 처리로 데이터를 실시간으로 처리하였다. 그 결과로 DSP 만으로 구성된 신호처리 보다 DSP와 FPGA로 구성된 시스템이 훨씬 빠르고 안정된 신호 처리 방법을 제시하였다. This paper is designed the efficient Data Acquisition System for an vibration of rotatory machines. The Data Acquisition System is consist of the analog logic having signal filer and amplifier, and digital logic with ADC, DSP, FPGA and FIFO memory. The vibration signal of rotatory machines acquired from sensors is controlled by the FPGA device through the analog logic and is saved to FIFO memory being converted analog to digital signal. The digital signal process is performed by the DSP using the vibration data in FIFO memory. The vibration factor of the rotatory machinery analysis and diagnosis is defined the RMS, Peak to Peak, average, GAP, FFT of vibration data and digital filtering by DSP, and is need to follow as being happened the event of vibration and make an application to an warning system. It takes time to process the several analysis step of all vibration data and the event follow, also special event. It should be continuously performed the data acquisition and the process, however during processing the input signal the DSP can not be performed to the acquisited data after then, also it will be lose the data at several channel. Therefore it is that the system uses efficiently the DSP and FPGA devices for reducing the data lose, it design to process a part of the signal data to FPGA from DSP in order to minimize the process time, and a process to parallel process system, as a result of design system it propose to method of faster process and more efficient data acquisition system by using DSP and FPGA than signal DSP system.

이더넷 기반의 효율적인 DSP 펌웨어 업데이트 방법

이승훈,김동혁,최준영 한국정보기술학회 2025 한국정보기술학회논문지 Vol.23 No.2

본 논문에서는 DSP(Digital Signal Processor)의 펌웨어 업데이트 과정에서 기존 통합개발환경 사용의 복잡성과 비효율성을 개선하기 위해 이더넷(Ethernet) 통신 기반의 업데이트 방법을 제안한다. 제안된 방식은 DSP가 PC로부터 이더넷 프레임 형태의 특정 Key 값을 수신하면, 인터럽트를 기반으로 펌웨어 업데이트 함수를 자동 실행하도록 설계되었다. PC는 펌웨어 바이너리 파일을 일정 바이트 단위로 DSP에 전송하며, DSP는 이를 분석하여 데이터 블록 크기, 플래시 메모리 목적지 주소, 데이터 값을 식별하고 플래시 메모리에 기록한다. 업데이트 완료 후 DSP는 자동으로 재부팅되어 새 펌웨어를 실행한다. TI TMDSCNCD28388D 제어 카드를 이용해 제안된 방법을 구현하고, 그 성능과 안정성을 검증함으로써 DSP 펌웨어 업데이트의 효율적이고 간편한 대안을 제시한다. In this paper, we propose an Ethernet-based firmware update method for Digital Signal Processors(DSPs) to address the complexity and inefficiency of traditional development environment-based update processes. The proposed method is designed such that when the DSP receives a specific key value in the form of an Ethernet frame from a PC, it automatically triggers a firmware update function based on an interrupt. The PC transmits the firmware binary file in fixed-size byte segments, and the DSP analyzes the received data to identify the size of the data block, the destination address in flash memory, and the data values, which are then written to the flash memory. Once the update is completed, the DSP automatically reboots to execute the new firmware. Using the TI TMDSCNCD28388D control card, the proposed method was implemented and validated, demonstrating an efficient and straightforward alternative for DSP firmware updates.

멀티 코어 DSP 기반 EtherCAT 슬레이브 개발

박성문,최준영 한국정보기술학회 2019 한국정보기술학회논문지 Vol.17 No.1

본 논문에서는 멀티 코어 DSP 기반 EtherCAT 슬레이브 구조를 설계하고 프로토콜 스택을 이식하여 EtherCAT 슬레이브를 개발한다. 개발한 EtherCAT 슬레이브는 EtherCAT 슬레이브 컨트롤러인 Beckhoff's ET1100 ASIC과 멀티 코어 DSP인 TI's TMS320F28379D로 구성된다. 기존 상업용 EtherCAT 슬레이브에서 사용하는 프로세서와 비교하여 빠른 처리 능력을 가진 DSP 코어를 채택하여 EtherCAT 슬레이브 스택의 실행 속도를 증가시킨다. 또한 EtherCAT 슬레이브 컨트롤러와 DSP 코어를 External Memory Interface를 통하여 연결함으로써 고속의 데이터 전송속도를 달성한다. 개발된 EtherCAT 슬레이브와 리눅스 기반의 IgH EtherCAT 마스터를 연결하여 EtherCAT 네트워크를 구성하고 다양한 실험을 수행하여 기존 EtherCAT 슬레이브와 비교하여 성능이 개선된 것을 검증한다. We develope an EtherCAT slave by designing an EtherCAT slave architecture based on multi-core DSP and porting the protocol stack. The developed EtherCAT slave consists of Beckhoff's ET1100 ASIC, an EtherCAT slave controller, and TI's TMS320F28379D SoC, a multi-core DSP. Adopting a DSP core with high-speed processing capability in comparison to processors used for existing commercial EtherCAT slaves, the execution speed is increased for the EtherCAT salve stack. Moreover, connecting the EtherCAT slave controller and the DSP core through External Memory Interface, the high-speed data transfer rate is achieved between the EtherCAT slave controller and the DSP core. We build an EtherCAT network consisting of the developed EtherCAT slave and the IgH EtherCAT master for Linux, and conduct various experiments. The experiment results verify that the performance of the developed slave is improved in comparison to existing EtherCAT slaves.

영상 자막처리 DSP 설계 및 검증

우종식,김대경 동의공업대학 1999 論文集 Vol.25 No.1

Image and font processing DSP is a kind of OSD(0n-Screen Display) which display an image, font, backgrand image and effect etc.. Ordinary image and font is mainly processed by general purpose DSP programmed, which method is easy to modify and insertion of system specification. But it is difficult to parallel processing for multi-operation and rapid image effect. Special purpose DSP which process image and font in the form of firmare is required for an easy efficiency improvement and low price straitage. We suggest new image and font effect DSP's architecture and instruction sets in this paper. Image and font effect DSP performs image expansion, shrink, circulation, rolling, unrolling, scroll, fade-in/out, movability, trails effect etc.. Those effects are parallely processed by independent functional block which exist in suggested DSP. The design environment consist of AVANT, ALTERA, SYNOPSYS tools which are used in ASIC design and implements. The designed DSP is implented with FPGA in order to verify circuit design operation and perfectly operated in real-time computer-Karaoke system.

Overview and Development of Digital SignalProcessing

Zhang, Chun-Xu,Shin, Yun-Ho Korea Institute of Electronic Communication Scienc 2008 한국전자통신학회 논문지 Vol.3 No.2

Digital signal processing (DSP) is the process of taking a signal and performing an algorithm on it to analyze, modify, or better identify that signal.[1] To take advantage of DSP advances, one must have at least a basic understanding of DSP theory along with an understanding of the hardware architecture designed to support these new advances. There are several programming techniques that maximize the efficiency of the DSP hardware, as well as a few fundamental concepts used to implement DSP software. This article introduced some of these underlying functions that are the building blocks of complex signal processing functions, and It will touch on the fundamental concepts of DSP theory and algorithms and also provide an overview of the implementation and optimization of DSP software, and discuss the development of DSP.

고성능 DSP에서 동영상 인코더의 최적화 구현을 위한 캐쉬 및 내부 메모리 성능 분석

임세훈(SeHun Lim),정선태(Sun-Tae Chung) 한국콘텐츠학회 2008 한국콘텐츠학회논문지 Vol.8 No.5

고성능 DSP는 보통 캐쉬와 내부 메모리를 지원한다. 이러한 고성능 DSP에 멀티미디어 스트림 응용을 최적화하여 구현하고자 하는 경우에는, DSP 가 지원하는 캐쉬와 내부 메모리를 효율적으로 잘 활용하여야 한다. 본 논문에서는 2단계 레벨 캐쉬 구조 및 내부 메모리 구성을 지원하는 고성능 DSP인 TMS320C6000 시리즈에 대해 동영상 인코더와 같은 멀티미디어 스트림 처리 응용을 최적으로 구현하기 위해서 필요한 캐쉬 성능 분석, 내부 메모리 구성 및 배치에 따른 성능 분석과 개선 방안에 대해 연구하였다. 분석 및 실험 결과, L2 메모리의 경우, 이중 집합연관 캐쉬로 구성하고, 남은 메모리는 내부 메모리로 구성하는 것이 수행 시간 성능 개선에 효과적임을 확인하였다. 또한, L1P 캐쉬의 경우는 자주 호출되고 시간이 많이 소요되는 루틴들을 연속적으로 내부 메모리에 배치하는 것이 L1P 캐쉬의 히트 율을 개선하며, L1D 캐쉬의 경우는 사용하는 데이터의 크기를 조절하므로 써 쉽게 히트 율을 개선할 수 있다는 것을 밝혔다. 본 논문의 연구 결과는 고성능 DSP 에 멀티미디어 스트림 처리 응용을 최적화로 구현하는데 도움을 줄 것으로 기대한다. High Performance DSP usually supports cache and internal memory. For an optimal implementation of a multimedia stream application on such a high performance DSP, one needs to utilize the cache and internal memory efficiently. In this paper, we investigate performance analysis of cache, and internal memory configuration and placement necessary to achieve an optimal implementation of multimedia stream applications like motion picture encoder on high performance DSP, TMS320C6000 series, and propose strategies to improve performance for cache and internal memory placement. From the results of analysis and experiments, it is verified that 2-way L2 cache configuration with the remaining memory configured as internal memory shows relatively good performance. Also, it is shown that L1P cache hit rate is enhanced when frequently called routines and routines having caller-callee relationships with them are continuously placed in the internal memory and that L1D cache hit rate is enhanced by the simple change of the data size. The results in the paper are expected to contribute to the optimal implementation of multimedia stream applications on high performance DSPs.

조선시대 사람 볼기뼈에 대한 DSP2 프로그램을 활용한 성별추정 평가

이민선,오공천,황다미자,최귀옥,김명주 대한체질인류학회 2022 해부·생물인류학 (Anat Biol Anthropol) Vol.35 No.1

사람뼈는 키, 성별, 나이, 인종 등에 대한 정보를 제공하며 개인 식별을 가능하게 한다. 이 중 성별추정은 기본적이며 필수적인 일로서 육안적 비계측 성별추정은 전문가의 지식과 경험으로 대개 추정한다. 하지만, 경험이 부족한 신진 연구자 등은 성별추정에 혼란이나 실수가 발생할 수 있다. 따라서, 비전문가라도 객관적이고 일관되게 성별추정 결과를 쉽게 얻을 방법이 필요하다. 12개 인구 표본에서 2,000명 이상의 알려진 성별에 대한 자료를 기반으로 만든 확률적 성별추정 (Diagnosis Sexuelle probabiliste, DSP2) 프로그램은 10개의 볼기뼈 계측지표를 입력하면 성별추정이 되어 간단하고 객관적이다. 하지만, 아직 한국인에서 성별추정 (DSP2) 프로그램을 사용해 어느 정도 일치하는지는 잘 알려지지 않았다. 본 연구는 조선시대 사람 볼기뼈에 대해 DSP2 프로그램으로 성별추정을 했을 때, 전문가의 육안적 성별추정 결과와 얼마나 일치하는지를 비교하여 평가하고자 하였다. 먼저 전문 고병리 연구자 3인이맹검법으로 조선시대 사람뼈 컬렉션에서 보존상태가 온전한 15개체 (n=29)를 무작위로 선정하여 육안적 비계측 성별추정을 시행하였다. 15개의 개체에 대해 남자 9명, 여자 6명으로 모두 일치하는 성별추정 결과를 얻었다. 이 결과를 기준으로 계측한 계측계수들을 DSP2 프로그램에 입력하여 결정된 성별추정 결과를 평가하였다. DSP2 프로그램에 볼기뼈에서 계측한 10개의 계측지표 값을 모두 입력한 성별추정 결과는 86.2%, 권장되는 8개의 계측지표 값을 입력한 결과는 89.66%, 핵심 4개 계측지표 값을 입력한 결과는 85%였다. 부가적 4개 계측지표 값을 입력한 결과 29개볼기뼈에서 9개체만 성별추정 결과는 31.03% 로 성별추정 비율이 가장 낮았다. 10개의 계측지표를 사용했을 때와성별추정 결과를 비교했을 때, 권장되는 8개의 계측지표, 핵심 4개 계측지표, 부가적 4개 계측지표의 일치율은 각각86.2%, 80%, 31.03%로 산정되었다. DSP2 프로그램은 한국인 볼기뼈를 통한 성별추정에 10개 계측지표를 사용했을때, 높은 정확도를 보이는 프로그램으로 평가되었다. 하지만, 사용한 볼기뼈 개체수가 일반화 하기에는 충분하지 않으므로 향후 더 많은 개체수로 추가적인 연구를 진행한다면 DSP2 프로그램에 대한 더 정확한 평가가 가능할 것이다.

FIRST ATLAS DOMESTIC STANDARD PROBLEM (DSP-01) FOR THE CODE ASSESSMENT

Kim, Yeon-Sik,Choi, Ki-Yong,Kang, Kyoung-Ho,Park, Hyun-Sik,Cho, Seok,Baek, Won-Pil,Kim, Kyung-Doo,Sim, Suk-K.,Lee, Eo-Hwak,Kim, Se-Yun,Kim, Joo-Sung,Choi, Tong-Soo,Kim, Cheol-Woo,Lee, Suk-Ho,Lee, Sang Korean Nuclear Society 2011 Nuclear Engineering and Technology Vol.43 No.1

KAERI has been operating an integral effect test facility, ATLAS (Advanced Thermal-Hydraulic Test Loop for Accident Simulation), for accident simulations of advanced PWRs. Regarding integral effect tests, a database for major design basis accidents has been accumulated and a Domestic Standard Problem (DSP) exercise using the ATLAS has been proposed and successfully performed. The ATLAS DSP aims at the effective utilization of an integral effect database obtained from the ATLAS, the establishment of a cooperative framework in the domestic nuclear industry, better understanding of thermal hydraulic phenomena, and an investigation of the potential limitations of the existing best-estimate safety analysis codes. For the first ATLAS DSP exercise (DSP-01), integral effect test data for a 100% DVI line break accident of the APR1400 was selected by considering its technical importance and by incorporating comments from participants. Twelve domestic organizations joined in this DSP-01 exercise. Finally, ten of these organizations submitted their calculation results. This ATLAS DSP-01 exercise progressed as an open calculation; the integral effect test data was delivered to the participants prior to the code calculations. The MARS-KS was favored by most participants but the RELAP5/MOD3.3 code was also used by a few participants. This paper presents all the information of the DSP-01 exercise as well as the comparison results between the calculations and the test data. Lessons learned from the first DSP-01 are presented and recommendations for code users as well as for developers are suggested.