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김정환 啓明專門大學 産業開發硏究所 2000 啓明硏究論叢 Vol.18 No.2
본 논문에서는 회로 연결성에 근거한 집단화 휴리스틱을 제안한다. 이 방법은 거의 같은 크기의 작은 클러스터를 많이 생성한다. 2 단계 분할 휴리스틱의 1 단계로, 제안한 집단화 휴리스틱을 적용한다. 본래의 회로와 집단화된 회로에 각각 Sanchis의 교환 분할 휴리스틱을 적용하였다. 실험 결과는 본 논문에서 제안한 2 단계 휴리스틱이 집단화를 적용하지 않은 1단계 휴리스틱보다 빠른 시간 내에 분할을 생성함을 보여 준다. In this paper, I propose a clustering heuristic based on circuit connectivity. It produces a large number of small clusters of nearly equal size. I apply proposed clustering heuristic to a two phase partitioning heuristic as first phase. Sanchis' interchange partitioning heuristic is applied to the original circuit and to a clustered circuit. Experimental results demonstrate my two phase heuristic produces better partitions with less computational effort than one phase heuristic.
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김정환,장영식,이성준 啓明專門大學 産業開發硏究所 2001 啓明硏究論叢 Vol.19 No.1
일반적으로 분할은 그래프 정보를 이용하여 이루어졌으나 논리 정보의 유용성을 보이기 위한 여러 방법들도 제안되었다. 본 논문에서는 분할된 회로의 절단집합에서, 절단선을 두번 이상 지나는 경로는 개선이 가능하다고 가정하고, 선택된 경로에 논리적 정보를 이용하여 변환함으로써 절단 집합의 크기를 줄일 수 있음을 보이고 있다. 잘 알려진 FM 알고리즘을 이용하여 초기분할을 만들고, 논리정보를 이용하여 선택된 개선 가능 경로를 기능적으로 동일한 회로로 변환하였다. 실험 결과에 따르면, 제안 알고리즘은 약 15%의 절단 집합 축소를 보여준다. Generally, graph information is used for partitioning but, various partitioning method have been proposed to show availability of logic information of circuit. In this paper, we suggest that the path to go through a cut-line more than twice can be improved and show that the size of cut-set is reduced by decomposing the path using logic information. First, we perform initial partitioning for a given circuit using FM algorithm. and then transform into the functionally equivalent circuit for the selected improbable path using logic information. This partitioning algorithm using logic information shows 15% reduction of cut-set size compared to FM algorithm.
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Thermal-Aware Floorplanning with Min-cut Die Partition for 3D ICs
장철준,정정화 한국전자통신연구원 2014 ETRI Journal Vol.36 No.4
Three-dimensional integrated circuits (3D ICs)implement heterogeneous systems in the same platform bystacking several planar chips vertically with throughsiliconvia (TSV) technology. 3D ICs have someadvantages, including shorter interconnect lengths, higherintegration density, and improved performance. Thermalawaredesign would enhance the reliability andperformance of the interconnects and devices. In thispaper, we propose thermal-aware floorplanning with mincutdie partitioning for 3D ICs. The proposed min-cut diepartition methodology minimizes the number ofconnections between partitions based on the min-cuttheorem and minimizes the number of TSVs byconsidering a complementary set from the set ofconnections between two partitions when assigning thepartitions to dies. Also, thermal-aware floorplanningmethodology ensures a more even power distribution inthe dies and reduces the peak temperature of the chip. Thesimulation results show that the proposed methodologiesreduced the number of TSVs and the peak temperatureeffectively while also reducing the run-time.
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송호정,송기용 한국융합신호처리학회 2001 융합신호처리학회 논문지 (JISPS) Vol.2 No.4
In computer-aided design, partitioning is task of clustering objects into groups to that a given objection function is optimized It is used at the layout level to fin strongly connected components that can be placed together in order to minimize the layout area and propagation delay. Partitioning can also be used to cluster variables and operation into groups for scheduling and unit selection in high-level synthesis. The most popular algorithms partitioning include the Kernighan-Lin algorithm Fiduccia-Mattheyses heuristic and simulated annealing In this paper we propose a genetic algorithm searching solution space for the circuit partitioning problem. and then compare it with simulated annealing by analyzing the results of implementation. CAD(Computer-Aided Design)에서의 분할(partitioning)은 기능의 최적화를 위해 대상의 그룹화(grouping)로 레이아웃(layout)에 면적과 전파지연 최소화를 위해 함께 위치할 소자를 결정하는 문제 또는 스케쥴링이나 유닛 선택을 위한 HLS(high level synthesis)에서의 변수나 연산에 대한 집단화 (clustering) 문제들을 포함하여 분할 문제에서 해를 얻기 위해 Kernighan-Lin 알고리즘 Fiduccia Mattheyses heuristic, 시뮬레이티드 어닐링(simulated annealing)등의 방식이 이용된다. 본 논문에서는 회로 분할 문제에 대하여 유전 알고리즘(GA; genetic algorithm)을 이용한 해 공간 탐색(soultion space search)방식을 제안하였으며, 제안한 방식을 시뮬레이티드 어닐링 방식과 비교, 분석하였다.
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송호정(Ho-Jeong Song),김현기(Hyun-Gi Kim) 한국콘텐츠학회 2021 한국콘텐츠학회논문지 Vol.21 No.7
VLSI 설계에서의 분할(partitioning)은 기능의 최적화를 위하여 설계하고자 하는 회로의 그룹화(grouping)하는 단계로서 레이아웃(layout)에서 면적과 전파지연의 최소화를 위해 함께 배치할 소자를 결정하는 문제이다. 이러한 분할 문제에서 해를 얻기 위해 사용되는 알고리즘은 Kernighan-Lin 알고리즘, Fiduccia Mattheyses heuristic, 시뮬레이티드 어닐링, 유전자 알고리즘 등의 방식이 이용된다. 본 논문에서는 회로 분할 문제에 대하여 유전자 알고리즘과 확률 진화 알고리즘을 결합한 어댑티드 유전자 알고리즘을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 유전자 알고리즘 및 시뮬레이티드 어닐링 방식과 비교, 분석하였고, 어댑티드 유전자 알고리즘이 시뮬레이티드 어닐링 및 유전자 알고리즘보다 더 효과적으로 최적해에 근접하는 것을 알 수 있었다. In VLSI design, partitioning is a task of clustering objects into groups so that a given objective circuit is optimized. It is used at the layout level to find strongly connected components that can be placed together in order to minimize the layout area and propagation delay. The most popular algorithms for partitioning include the Kernighan-Lin algorithm, Fiduccia-Mattheyses heuristic and simulated annealing. In this paper, we propose a adapted genetic algorithm searching solution space for the circuit partitioning problem, and then compare it with simulated annealing and genetic algorithm by analyzing the results of implementation. As a result, it was found that an adaptive genetic algorithm approaches the optimal solution more effectively than the simulated annealing and genetic algorithm.
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김상진,류명춘,정영석 (사)디지털산업정보학회 2013 디지털산업정보학회논문지 Vol.9 No.4
In this paper we present a reodered simulated-anealing algorithm which is capable of applying odering based k-way partitioned clusters. This method is used for improvement of the objectives of partitioning which are k-way partitioned by using odering algorithm. It changes the positions of the clusters and the vertices in each clusters. Reodered vertices are splitted by using DP-RP method and this process has an opportunity to improve the objective functions. This algorithm has advantages to improve the quality of the solutions for various purposes. Experimental results on several graphs demonstrate that proposed algorithm provides substantial enhancement.
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