Low Power ULSI Design on Unilateral Horizontal Channel-Implant SOI Technology for Wireless Applications

Lee,Mike Myung Ok 대한전자공학회 1997 ICVC : International Conference on VLSI and CAD Vol.5 No.1

In VLSI/ULSI ICs, high speed was and still is and will be a main concern. However, as the $quot;on the move with anywhere, anytime and anyone$quot; era comes in reality, portability becomes an essential feature of the electronic systems interfacing with non-electronic systems, emphasizing the efficient use of energy as a major design objective. New results in energy consumption reduction by TFSOI+HOMOS device structures and 7-stage circuits will be reviewed to build low power system architecture. Considerable advances are possible, reducing the power by more than two orders of magnitude using unilateral horizontal-implant channel SOI(HCSOI) technology. Further, transient drain current characteristics for two devices(0.5㎛ FD and PD SOIs) are examined to understand the physics of the FB effects. The FB device shows higher initial drain currents compared to Body-Tied(BT) ones.

A Study for Communication Traffic Pattern Improvement on B-ISDN/ATM by Leaky Bucket Algorithm

Lee, Mike Myung-Ok 東新大學校 工業技術硏究所 1997 工業技術硏究 Vol.3 No.-

이번 연구는 155Mbps대역폭(ATM셀에서 2.8us 전송시간)을 가정했을 때, ATM트래픽관리에서 셀손실, 셀 지연과 출력 Burstiness에 대한 Leaky Bucket(LB)의 입력버퍼크기, 토큰풀크기와 토큰생성율과 같은 파라메타들의 효과를 컴퓨터 실험을 통하여 알아보았다. 트래픽패턴의 두종류인 지수ON/OFF모델과 IPP모델이 memoryless active와 silent상태와 더불어 트래픽 소스를 위하여 제안되었다. 이 두모델에 의하면, 예상대로 IPP에 의한 셀손실의 증가를 제외하고는 별 차이점이 없었다. 그래서, LB알고리즘에 의한 성능은 셀지연에 민감한 트래픽이나 셀손실에 민감한 트래픽에서 모두 향상됨을 알았다. The effect of various parameters such as input buffer size, token pool size and token generation rate of the Leaky Bucket on cell loss, cell delay and output traffic burstiness for ATM traffic management will be demonstrated using a new algorithm, assuming some overdimensioning of existing network bandwidth of 155 Mbps(2.8us of transmission time for the ATM cell). Two models of traffic patterns, exponential ON/OFF and the Interrupted Poisson Process (IPP), have been proposed for traffic sources with memoryless active and silent states. A comparison of the performance for the two types of traffic patterns reveals that there is not much difference except that cell loss in case of IPP is a little higher as intuitively expected. A good performance can be achieved from LB algorithms either for delay sensitive traffic or for the cell loss sensitive traffic. The improvement in one QoS parameter is at the cost of the other.

A Study of Well Resistance Effect for Practical ULSI CMOS Design

Lee, Mike Myung-Ok 東新大學校 1996 論文集 Vol.8 No.-

MOSFET의 디바이스 사이즈가 소형화됨에 따라 미스크 상에서 웰저항(Rw)은 미스크 폭과 미스크 크기에 매우 민감하다. CMOS기술에서 미스크 폭과 미스크 크기에 따라 어떤 R_W의 값들은 대단히 크게 변하고 VLSI나 ULSI디자인에 커다란 영향을 미친다는 것을 알았다. 초미세CMOS마스크를 위한 테스트 패턴을 만들어 필요한 웰저항을 구하여 ULSI CMOS IC를 디자인 하기는 많은 노력, 경비와 사이클 시간이 소요됨은 이미 잘알고 있다. 여기서 제안하려고 하는 문제는 실제 공정과 많은 Layout 과정을 거치지 않고 Virtual Fab개념을 도입하여 이미 존재하는 웰의 마스크 폭과 마스크 사이즈를 기준으로 정확하고 경험적인 모델로 웰저항 값을 구하여 원하는 IC를 디자인하는데 있다 게이트 길이가 0.5㎛ CMOS기술의 예측된 N-웰저항은 새로운 경험적 모델인 R_W=α/(x-k)^β 식에 의하여 게이트 길이가 1.0㎛ CMOS기술의 N-웰저항들 보다 4배 정도가 큼을 알았다. CMOS공정기술에서 주입되는 농도(Doping concentration)에 따라 크게 변하는 N-웰 저항은 또한 바이어스(Bias) 전압 함수로서 모델화 하였다. 이러한 경험적인 웰저항 모델은 초미세(게이트 길이가 0.5㎛이하 기술) CMOS IC디자인에 응용하여 입증하였다. 더불어 위의 (x-k) 마진을 안전하게 할 수 있기 때문에 약간 큰 마스크 폭이 사용되어야 하는 점을 알아내었다. 이번 연구에서 제안한 R_W모델은 앞으로 다가올 초미세 CMOS디자인을 하는데 도움이 될 것이다.

High Speed and Low Power Decision Circuit Implementation for Optical Communications

Lee, Mike Myung-Ok 東新大學校 1997 論文集 Vol.9 No.-

광통신 수신 시스템에 사용될 2×4 에미터 사이즈를 가진 HBT기술이나, 0.5㎛ 게이트 길이의 MESFET기술과 전자, 정보통신 VLSI의 주요기술인 CMOS기술에 의하여 설계된 결정회로를 설계하였다. 자체 개발한 CMLEE라는 특성치 및 모델링(CM) 툴을 사용하여 축출한 공정 파라메타를 이용하여 MySPICE회로 모의실험 툴로 시뮬레이션을 행하였다. 각 각의 결정회로들은 출력 점에서 세심하게 모의실험 하여 각 회로의 전력소모를 분석하였다. 각 기술에 따른 결정회로는 10Gbps에서 작동됨을 알았고 0.1㎛ CMOS기술에 의한 결정회로는 10GHz이상에서 작동됨을 보였다. 이는 초미세 0.1㎛기술이 완전히 성숙되어 저비용으로 제작이 가능하다면, CMOS기술에 의한 초고주파 응용에 좋은 기회가 될 것이다. 정확한 비교는 어렵지만, 0.5㎛ GaAs MESFET기술에 의한 결정회로의 소모 전력은 같은 속도에서 가장 저전력임을 알았다. 여기서 광통신 수신 시스템의 핵심인 결정회로 설계에서 10GHz 이상인 속도에서 보다 낮은 저전력은 정확한 파라메타 축출법과 최적화법, 디바이스 기술 과 저전력 회로 기술에 따라 얻어진다.

New Subthreshold Slope(S-Swing) Phenomena on SOI MOSFET

Lee, Mike Myung-Ok,Lee, Seung-Min 東新大學校 1998 論文集 Vol.10 No.-

1-D 수치해석적 모델과 추출방법론이 제안되고 back-gate 바이어스 전압에 따른 S-swing에 대한 이 시뮬레이션 결과는 측정된 결과와 근사함을 알게 되었다. S-swing의 특성은 충분하게 용량과 전하 및 인터페이스를 분석할 수 있도록 기반 부분까지 PD-SOI(Partially Depleted Silicon On Insulator)디바이스를 사용하여 분석하였다. 표면 인터페이스 상태(D_i2 and D_i3)의 Back-gate에 대한 의존성은 S-swing의 국부적 최소값을 나타내 준다. 이 결과는 back gate 전압을 제어함으로써 SOI 디바이스 성능을 개선할 수 있음을 보여 준다. 따라서 SOI VLSl에서는 성능은 back-gate 전압을 적절하게 제어함으로써 보다 고성능의 IC를 만들 수 있다. The 1-D numerical model and its extraction methodology are suggested and these simulation results for the S-swing as a function of back-gate voltage are well matched with the measured. S-swing characteristics are analyzes using PD-SOI devices with enough deeper depleted region up to substrates. Surface interface states(Silicon to front buried Oxide :D_i2 and back buried oxide to substrate: D_i3)dependence on the back gate voltage clearly, depending on the D_i12- and D_i13-variation. This indicates that better SOI device performances can be obtained by controlling the back gate voltage. So SOI performances will be quite promising with proper control of the back-gate voltage for the already-proven-high-performance (APHP) SOI VLSIs.

66㎒/79㎽ HS And Ultra-Low Power 16X16 MAC Design Using TG For Web-based Multimedia System

Lee, Seung-Min,Lee, Mike Myung-Ok 東新大學校 1999 論文集 Vol.11 No.-

본 논문에서는 0.6㎛ CMOS DLP/DLM 기술로 구현된 Transmission Gate logic(TG)을 사용한 새로운 XOR 기반 회로의 고속이면서 79㎽의 저전력 16×16 MAC의 성능을 보여준다. 우리가 제안하는 MAC은 저전력을 위해 DC 누설 전류가 없고, 고속을 위해 덧셈기 앞, 뒷단에 Latch를 달아서 Switching activity를 줄임으로써 다른 발표된 MAC보다 더 나은 성능의 결과를 보인다. In this paper a study has been presented on High Speed(HS) and 79㎽ Low Power(LP) 16x16 MAC performance of XOR-Based circuits using transmission gate logic(TG) implemented on 0.6㎛ CMOS DLP/DLM technology. It is shown that our proposed MAC results in better performance than other published MACs due to no DC leakage currents for low power and bypassing unnecessary switching activities with latches before and after multiplier for high speed.

High Speed and Low Power Circuit Implementation for Optical Communication

Mike Myung Ok Lee,Hyo Dong Lee 대한전자공학회 1997 ITC-CSCC :International Technical Conference on Ci Vol.- No.-

IPs and SoC Design with Ultra-Low Power Real-Time Embedded 3-D Multimedia Chip

Lee, Mike Myung-Ok 東新大學校 2002 論文集 Vol.12 No.-

본 논문는 아날로그 시스템인 "시각화하는" 이미져칩과 디지털 시스템인 개별블록과 작은 어레이로서 VLSI하드웨어묘사언어(VHDL)를 사용하여 완벽하게 구현된 "처리하는" 블록 프로세서로 구성된 3차원 멀티미디어 시스템을 제안한다. 추가적으로 인터페이스 버스 구조와 기능을 완전히 테스트하기 위하여 FPGA를 사용하여 시작품화 하였다. 이는 재구성 어레이 블록(CAB) 시스템과 연관된 버스구조를 위하여 최적화 구성에 대하여 용이하게 대처할 수 있다. 전체 어레이 칩구조는 게이트길이 0.18μm CMOS기술을 이용하여 설계되어졌고 제작 되었다. 이 또한 디지털 시스템에서 허프만코딩과 스트림 포맷, 아날로그 시스템에서 하이브리드 A/D 처리 RGB에서 YUV로 칼라 전환과 가속움직임예측을 위한 대량병렬 인터커넥트 역할을 하는 픽셀당 ADC를 조합하는 CMOS 이미지 칩을 포함하는데 완전한 MPEG-4 코딩을 위한 멀티미디어 칩을 말한다. 나아가서 분석되고 검증된 디지털 프로세서칩과 아날로그 이미지칩은 MPEG-4 SP@L2에 적합한 스트림으로 칩을 프로그램하기 위하여 적절한 소프트웨어도 개발하였다. 3차원 플립칩 본딩 과정의 개념은 두 반도체 칩을 직접 연결하는데 사용되는 "인디엄 범프 3차원 인터커넥트 기술"로 완성하였다. This paper is to propose a 3-D multimedia system with the "seeing" imager chip of analog and the "processing" block-processors of digital that are fully implemented using a VLSI hardware description language (VHDL), both as an individual block and as small arrays. Additionally, to fully test the interfacing, bus structure and functionality they will be prototyped using a field programmable gate 'array (FPGA). This will enable a rapid determination of the optimum configuration for the configurable array block(CAB) system and associated bus architecture. A full size array prototype will then be designed and fabricated using a 0.18μm CMOS technology. This also incorporates additional circuitry required for full MPEG-4 coding, i.e. Huffman coding, stream formatting, in the digital system and the CMOS imager chip incorporating per-pixel ADCs, hybrid analogue/digital RGB to YUV color-space conversion and massively parallel interconnects for accelerated motion estimation in the analog system. Further this enables the development of appropriate software to program the chip for generation of an MPEG-4 SP@L2 compliant stream where the prototype digital chip and analog imager chip are fully characterized and tested. The concept of a 3D flip-chip bonding process, namely, Indium Bump 3D Interconnect Technology, for direct interconnection of two semiconductor chips is utilized, increasing packaging density and improve performance while maintaining or even improving the reliability of the circuits.

제4세대 초저전력 고성능 휴대통신 단말기 설계 기술 및 전망

Mike Myung-Ok Lee(이명옥) 대한전자공학회 1999 대한전자공학회 워크샵 Vol.1999 No.11

Quick Characterization of Statistical Variations and Sensitivity for Speed and Power Consumption within a Wafer of Sub-Micron CMOS

Lee,Mike Myung Ok,Asada,Kunihiro 대한전자공학회 1997 ICVC : International Conference on VLSI and CAD Vol.5 No.1

The CMOS performances based on infra-die statistics have been statistically evaluated through experimental data gathered firn foam-type CMOS circuits. Most of measurements indicate highs spuds and larger powers at the edge positions of the wafer than at the central ores of the wafer. Quick characterization from 9-point die position within a wafer induces cycle time of advanced VLSI/ULSI deign and production, further accurate statistical metrology is important for the well-controlled process design. From 33-sample, the rolled throughput yield( based on the Poisson distribution shows perfect 100%, i.e., virtually zero defects per wafer. This would be ideal for good designing for manufacturability.